Verilog HDLの言語の曖昧さ

今までは VHDL を使っていたのだがシミュレータなどの対応が良いのが理由かわからないが Verilog が流行っているらしい。

 

私も今度のプロジェクトから Verilog を使うことにしたが、VHDLに比較するとその曖昧さを許容する言語仕様がどうも宜しくない。

ソフト屋さんはこのほうがとっつきやすいのかね？

 

暗黙のwire推定を `default_nettype で禁止する。

 

 

参考：Verilog HDLの言語の曖昧性について(CPU-LABS)