Layout設計レビュー

アナログCMOS回路チップ内配線で注意するところはどんなところか？

１．まずは、共通インピーダンスがないような給電。

各ブロックのガードリングまでに、VDD、VSSをそれぞれ、極力根元から分岐して配線。
芋づる式になると、電位降下でGNDレベルがGNDではなくなる。
PCBでいうと、常にたっぷりGND層と回路配線層間のビアを打つことが重要。

２．平衡状態で安定な中間レベルの信号と過渡的に変動する信号の配線間を近づけない。
できれば間にGND配線を挟むなどする。

これは、AC結合（カップリング）の問題
・容量の小さい配線側が大きく変動させられる（電荷保存則）
・インピーダンスの大きなノードがよりカップリングに弱い

３．輻射のために、電界が変動し、電荷が移動・注入されることでも、
インピーダンスの高いノードの変動が問題化する。
このようなときは、それなりのシールドが必要だ。

４．メタル2層（3層）の0.5umより古いプロセスで、LOCOSの上にM1が余りないエリアの上をM2がまたぐのは避ける。

M1が密集している上なら、層間膜があるので、M2の土台はLOCOSをまたいでもかなりフラットになる。ガードリングを連続でまたぐくらいなら、大丈夫だろう。
時に、勾配が連続しエッチング時に間隔にメタルが残ったり、断線したりすることがありうるので、技術者によっては、気持ち悪いから、理由なくLOCOSをまたがせないものだ。

５．チャネルの上の（ダイオード接続ゲート以外）配線は、避ける。

どうしてもの場合は、対策が必要。
例えば、
Ibias＝1uAをPchで駆動するダイオード接続Nchの上に、VDDレベルのラインが走るとどうなるか！？
そのNchをカレントコンベイしたNchのサイズが１：１だとしても、
チャネル（実効L）長が短くなるので、場合によっては、１：０．９とか、になり、
伝達されるのは、0.9uAになるかも？

チャネルゲートが長く、またぐ距離も長い場合は、
容量性カップリングも考慮しないといけない。
バイアス電流源のドレインをどうしてもまたぐなら、
バイアス配線とVSS間にNMOSかポリの容量を追加し、電荷を失いにくくすることが必須だ。

６．ESD関係の信頼性対策がなされているかどうか
角をとるなど・・・


以上は、洋書の教科書を学習すればだれでも理解でき考えられる事項。
最低限、これだけは押さえて配線をしていきたいものだ。


今回は、予備素子のポリCAPが活躍し、従来の‐10％のチップエリアを確保した！