命令トレース共有方式審取

１　平成２３年（行ケ）第１０３２０号審決取消請求事件
２　本件は拒絶不服審判不成立審決に対して取消を求めるものです。
３　本件の争点は容易想到性の有無です。
４　
４－１　本判決は、相違点１に関して，「本願発明に係る特許請求の範囲及び本願明細書の上記記載によれば，本願発明は， ①メモリから命令を取り出して実行する取り出し回路及び実行回路と，ＣＰＵによって実行される命令のメモリ内のアドレスを含む命令ポインタを順次保持する命令ポインタレジスタとを含んで構成され，前記ＣＰＵの実行回路は，取り出し回路に新しいメモリ位置から命令の取り出しを開始させると共に，前記アドレスの１つが，そのアドレスの前回アドレスのメモリ内の次に続くアドレスではないという不連続を示す制御信号を生成するよう動作可能であるオン－チップＣＰＵと， ②前記アドレスを監視するように作動可能であり，トレースストレージ位置に接続されて，前記アドレスの１つが前記アドレスの前回アドレス後のメモリ内の次に続くアドレスではないことを検出したことに応じて，前記アドレスのうちの選択されたアドレスを前記トレース位置に記憶させる命令トレースコントローラと，を含んで構成される単一チップ集積回路装置である」と認定し、他方、「引用文献１の上記記載によれば，①引用発明は，命令用キャッシュメモリ装置を内蔵するマイクロプロセッサの実行状態をマイクロプロセッサ外部に出力する装置に関するものであること， ②マイクロプロセッサは，命令用のキャッシュを内蔵する場合，内蔵キャッシュがヒットしている場合には，命令の実行状況がマイクロプロセッサの外部に出力されず，マイクロプロセッサのアドレスバス及びデータバスの情報を記録するだけでは，マイクロプロセッサの実行する命令をトレースすることができないこと，③他方，全ての命令のアドレスを記録すると容量の大きい記憶装置が必要となり，常にマイクロプロセッサの実行情報を外部に出力することは，マイクロプロセッサの性能低下を招く上，マイクロプロセッサの実行する命令のトレースを行う場合のみマイクロプロセッサの実行情報を出力する方法ではトレースを行う場合とそうでない場合で実行環境が大きく変化し，正確な情報を得ることが困難であるなどの課題があったこと， ④このような課題を解決するため，引用発明は，命令の実行の終了を示す命令終了信号と，分岐を行うことを示す分岐信号と，命令数をカウントする命令実行カウンタと，分岐先の命令のアドレスを計算し出力するアドレス計算部と，バス制御部などを備えた発明であることが認められる。そして，引用発明においては，分岐が発生しない場合の命令アドレスは，命令プリフェッチ部１０において計算され，分岐先アドレスはアドレス計算部により計算されるものである」と認定し、これらを根拠として、「アドレス計算部により計算された分岐先アドレスに代えて，命令ポインタレジスタから出力される全てのアドレスから，命令トレースに必要な不連続アドレスのみをアドレスの不連続を示す制御信号を用いて抽出する構成に変更することは，自明とはいえない」と判断するとともに、「引用発明は，上記のとおり，分岐先アドレスを出力することで，出力される実行情報の量を抑制することを目的とするものであるから，引用発明において，この目的を達成することが可能なアドレス計算部の出力する分岐先アドレスを用いるのに代えて，実行する命令のアドレス全てを出力するとの構成に至る動機付けがない。むしろ，引用文献１の上記記載によれば，引用発明は，内蔵キャッシュがヒットしている場合，命令の実行状況がマイクロプロセッサのアドレスバスやデータバスに出力されない構成である上，常にマイクロプロセッサの実行情報をプロセッサの外部に出力することは，バスの競合が発生し，マイクロプロセッサの性能の低下を招くとの認識を前提としており，引用発明において，実行する命令のアドレス全てを出力するように構成することには，阻害事由があるといえる（なお，本願発明は，命令ポインタレジスタから出力され，ＣＰＵによって実行されるアドレス（命令ポインタ）のうち，命令トレースに必要な不連続アドレス（分岐先アドレス）のみを，アドレスの不連続を示す制御信号を用いて抽出するものである。これに対し，引用発明においては，命令実行部がアドレス計算部を備え，分岐先アドレスを計算して出力するが，分岐が発生しない場合には，命令プリフェッチ部１０において，次サイクルにおいて実行する命令のアドレスが計算され，命令キャッシュ内にある命令が読み出されるものであって，アドレス計算部から出力されるのは，不連続な分岐先アドレスのみであり，ＣＰＵによって実行される命令のアドレス全てを出力するものではないから，引用発明におけるアドレス計算部は，本願発明における命令ポインタレジスタに対応するものともいえない。）」と結論づけました。
４－２　さらに、本判決は、被告の「ＣＰＵの実行命令のトレースを行う装置において，実行アドレス値の出力のうちアドレスの変化の不連続を検出した時に，当該アドレス値をＣＰＵに接続された手段にて記録するように構成することは周知技術である（甲２，４，乙３）から，上記周知技術にならって，引用発明において，実行命令をトレースするためＣＰＵに接続されたバスインタフェース６０においてアドレスの変化の不連続を検出した時に当該アドレス値を記録するように構成することは，当業者が容易に想到できたものである」との主張に対し、「甲２，４，乙３には，連続したアドレスを含む命令のアドレスを出力し，アドレス変化が不連続であることを検出したときにアドレスを記録することは記載されているものの，上記のとおり，引用発明は，連続したアドレスを含む命令のアドレスを出力するものではないから，上記周知技術によっても引用発明から相違点１に係る構成に想到することが容易であるとはいえない」と判断し、また、被告の「本願発明においても，実施例においては，引用発明と同様に，記憶すべき分岐アドレスを選択してレジスタに格納するための機構を備えるから，ＣＰＵが命令ポインタを選択せずに命令トレースコントローラに送ることで，ＣＰＵの制御と回路構成を簡単なものとすることができるという本願発明の効果は，結局，単一チップ上において，分岐アドレスレジスタに格納すべきアドレスを命令実行部側ではなく，命令トレースコントローラ上のレジスタ側で選択するというものにすぎず，格別なものとはいえない」との主張に対し、「引用発明において，分岐が発生しない場合，命令実行部が次サイクルにおいて実行する命令のアドレスを計算したり，命令プリフェッチ部から次サイクルにおいて実行する命令のアドレスを受け取ることは記載されていない上，アドレス計算部の出力する分岐先アドレスは，分岐する可能性のあるアドレスであって，必ずしもＣＰＵによって実行されるものではないから，トレースすべきアドレスとしての分岐先アドレスの選択を全て命令実行部が行っているとはいえない。したがって，引用発明は，分岐アドレスレジスタに格納すべきアドレスを全て命令実行部側で選択するものとはいえず，被告の上記主張は前提に誤りがある」と判断しました。
５　本判決は、審決の容易想到性ありとの判断を否定したものとして参考になります。