JP5696081
本実施形態において、画素は、フォトダイオードを用いて形成される。１つのフォトダイオードは、１つの画素に対応する。例えば、画素としてのフォトダイオード１を用いて、ＣＭＯＳセンサ又はＣＣＤセンサが形成される。
ここで、図５を用いて、画素アレイ１２０の内部構成の一例について説明する。図５は、画素アレイ１２０及びその近傍の回路の回路構成例を示す図である。
複数の単位セル２０は、画素アレイ１２０内に、マトリクス状に配置されている。各単位セル２０は、制御線ＴＲＦ，ＲＳＴ，ＡＤＲと信号線ＶＳＬとの交差位置に、設けられている。
単位セル２０は、例えば、フォトダイオード１及びフォトダイオード１の動作を制御する回路（素子）を含む。単位セル２０のフォトダイオード１の動作を制御する回路は、例えば、４つの電界効果トランジスタ２，３，４，５によって形成される。各電界効果トランジスタ２，３，４，５は、例えば、ｎチャネル型ＭＯＳトランジスタである。以下では、単位セル２０に含まれる４つの電界効果トランジスタのことを、トランスファゲート（リードトランジスタ）２、アンプトランジスタ３、リセットトランジスタ４及びアドレストランジスタ５とそれぞれよぶ。
フォトダイオード１を含む単位セル２０において、フォトダイオード１に入射した光（被写体からの光）の光量に応じて、フォトダイオード１内部に電荷が発生する。フォトダイオード１は発生した電荷を蓄積できる。
フォトダイオード１のカソードは、トランスファゲート２の電流経路を介して、信号検出部としてのフローティングディフュージョン（浮遊拡散層）６に接続されている。
トランスファゲート２は、フォトダイオード１の信号電荷の蓄積及び放出を制御する。トランスファゲート２のゲートは読み出し制御線（読み出し信号線）ＴＲＦに接続されている。トランスファゲート２の電流経路の一端はフォトダイオード１のカソードに接続され、トランスファゲート２の電流経路の他端はフローティングディフュージョン６に接続されている。
トランスファゲート２がオフ状態である場合、フォトダイオード１における電荷の蓄積状態が維持される。トランスファゲート２がオン状態である場合、フォトダイオード１に蓄積された電荷が、オン状態のトランスファゲート２のチャネルを経由して、フローティングディフュージョン６に出力される。
アンプトランジスタ３は、フローティングディフュージョン６の保持する信号（フローティングディフュージョン６の電位）を増幅する。アンプトランジスタ３のゲートは、フローティングディフュージョン６に接続されている。アンプトランジスタ３の電流経路の一端は垂直信号線ＶＳＬに接続され、アンプトランジスタ３の電流経路の他端はアドレストランジスタ５の電流経路の一端に接続されている。アンプトランジスタ３によって増幅された信号は、垂直信号線ＶＳＬに出力される。アンプトランジスタ３は、そのゲートに印加されるフローティングディフュージョン６の電位の大きさに応じて駆動する。アンプトランジスタ３は、単位セル２０内において、ソースフォロワとして機能する。
図４に示されるように、フォトダイオード１は、画素アレイ１２０の単位セル２０の形成領域（以下では、単位セル形成領域２０とよぶ）において、半導体基板（又は半導体層）３０内に形成される。フォトダイオード１は、半導体基板３０内に形成された少なくとも１つの不純物層（不純物半導体層、不純物半導体領域）１０から形成される。フォトダイオード１の少なくとも１つの不純物層１０は、Ｎ型の導電型を有する。但し、フォトダイオード１の特性（例えば、感度）を向上させるために、導電型及び不純物濃度が異なる複数の不純物層によって、フォトダイオード１が形成されてもよい。フォトダイオード１によって光電変換された入射光の光量に応じた電荷は、フォトダイオード１の不純物層１０内に発生し、不純物層１０内に蓄積される。
例えば、フォトダイオード１の不純物層１０の表層（上面）において、Ｐ型の導電型の不純物層（以下では、表面シールド層とよぶ）１１が設けられている。表面シールド層１１は、半導体基板３０を覆う層間絶縁膜９０に起因する不純物（例えば、炭素又は窒素）が、フォトダイオード１内に拡散するのを、抑制する。表面シールド層１１によって、不純物に起因したフォトダイオード１の特性の劣化、例えば、暗電流の発生が、抑制される。
半導体基板３０の半導体領域（例えば、Ｐ型の半導体領域）３８内に、フローティングディフュージョン６としての不純物層６０が、設けられている。フローティングディフュージョン６の不純物層６０は、例えば、Ｎ型の導電型を有する。フローティングディフュージョン６としての不純物層６０内に、フォトダイオード１からトランスファゲート２を経由して出力された電荷が、保持（蓄積）される。
フォトダイオード１とフローティングディフュージョン６との間において、トランスファゲート２が、半導体基板３０上に設けられている。トランスファゲート２のゲート電極２２は、ゲート絶縁膜２１を挟んで、半導体基板３０のＰ型不純物領域（以下、Ｐ型領域と表記する）３８上に設けられる。例えば、半導体領域３８内に形成された不純物層（図示せず）が、トランスファゲート２のソース及びドレインとして用いている。フォトダイオード１が含む不純物層、又は、フローティングディフュージョン６としての不純物層が、トランスファゲート２のソース及びドレインとして用いられてもよい。
素子分離領域９Ａ内に設けられた素子分離層９８が、隣接する単位セル２０及び隣接するフォトダイオード１を取り囲むように、半導体基板３０内に設けられている。素子分離層９８によって、互いに隣接する単位セル２０及びフォトダイオード１が、電気的に分離される。画素アレイ１２０内の素子分離層９８は、例えば、不純物層（以下では、素子分離不純物層とよぶ）によって、形成される。素子分離層としての不純物層９８は、例えば、Ｐ型の導電型を有している。尚、画素アレイ１２０内における素子分離層９８は、ＳＴＩ構造の絶縁膜（素子分離絶縁膜）によって、形成されてもよい。
周辺回路領域１２５Ａ，１２５Ｂ内には、例えば、図５のＡＤ変換回路１３１や垂直シフトレジスタ１３３などの回路が、設けられている。
周辺回路領域１２５Ａ，１２５Ｂは、例えば、素子分離領域９Ｂによって、画素アレイ１２０から電気的に分離されている。周辺回路領域１２５Ａ，１２５Ｂを区画するための素子分離領域９Ｂ内には、例えば、ＳＴＩ構造の素子分離絶縁膜９９が埋め込まれたり、素子分離不純物層３１Ｂ，９８が設けられたりしている。
例えば、周辺回路領域１２５Ａがアナログ回路領域である場合、Ｐ型不純物領域（Ｐ型領域）３１Ａが、アナログ回路領域１２５Ａの半導体基板３０内に、設けられている。例えば、Ｐ型領域３１Ａは、接地電位（グランド電位）が印加される金属層（図示せず）に接続されている。例えば、周辺回路領域１２５Ｂがロジック回路領域である場合、Ｎ型不純物領域（以下では、Ｎ型領域と表記する）３２が、ロジック回路領域１２５Ｂの半導体基板３０内に、設けられている。ロジック回路領域１２５Ｂにおいて、Ｎ型領域３２の周囲を取り囲むように、Ｐ型領域３１Ｂが設けられている。周辺回路領域１２５Ａ，１２５ＢのＰ型領域３１Ａ，３１Ｂは、半導体基板３０の第１の面から第２の面へ達するように、形成されている。
Ｐ型及びＮ型のウェル領域３９が、アナログ回路領域１２５ＡのＰ型領域３１内、及び、ロジック回路領域１２５ＢのＮ型領域３２内に、それぞれ設けられている。ウェル領域３９内に、電界効果トランジスタ、抵抗素子、又は、容量素子などの、イメージセンサ１００の周辺回路の構成素子が、設けられている。図４には、周辺回路の構成素子としての電界効果トランジスタ７が示されている。
アナログ及びロジック回路領域１２５Ａ，１２５Ｂ内において、電界効果トランジスタ（例えば、ＭＯＳトランジスタ）７は、ウェル領域３９内に設けられている。ウェル領域３９内に、トランジスタ７のソース／ドレインとしての２つの不純物層（拡散層）７３が設けられている。２つの拡散層７３間のウェル領域３９表面に、ゲート絶縁膜７１を介して、ゲート電極７２が設けられる。２つの拡散層７３間のウェル領域３９が、トランジスタのチャネル領域となる。電界効果トランジスタ７が、Ｐチャネル型であるかＮチャネル型であるか、或いは、エンハンスメント型であるかデプレッション型であるかは、電界効果トランジスタ７が設けられるウェル領域３９の導電型、或いは、ソース／ドレインとしての不純物領域（拡散層）７３の導電型に応じる。
尚、上述の例では、アナログ回路領域１２５Ａ内のＰ型領域３１Ａ及びロジック回路領域１２５Ｂ内のＮ型領域３２を示しているが、アナログ回路領域１２５ＡがＮ型領域を含む場合もあるし、ロジック回路領域１２５ＢがＰ型領域を含む場合もある。
トランジスタ２，７のゲート電極２２，７２及びフォトダイオード１の上面（表面シールド層１１）を覆うように、複数の層間絶縁膜９０が、半導体基板３０上に積層されている。層間絶縁膜９０には、例えば、シリコン酸化膜が用いられる。
US9006807(JP)
[0069] A plurality of interlayer insulating films 90 are stacked on the semiconductor substrate 30 to cover the upper surfaces (the surface shield layer 11 ) of the gate electrodes 22 and 72 of the transistors 2 and 7 and the photodiode 1 . For example, a silicon oxide film is used for the interlayer insulating films 90 .
本実施形態のイメージセンサ１００に対して、多層配線技術が用いられている。すなわち、各配線レベル（基板表面を基準とした高さ）に応じて、複数の導電層９１が、積層された層間絶縁膜９０内にそれぞれ設けられている。導電層９１は、層間絶縁膜９０内のそれぞれに埋め込まれたプラグ９２によって、上方又は下方の配線レベルに位置する他の導電層９１に、電気的に接続されている。導電層９１は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）を含む金属層である。例えば、銅（又は銅合金）からなる導電層９１は、ダマシン構造を有し、層間絶縁膜９０内に形成された溝内に、埋め込まれている。
例えば、トランジスタ２，７のゲート電極２２，７２、ソース／ドレイン７３、及び、半導体基板３０上に形成された素子の端子は、コンタクトプラグ９２を介して、半導体基板３０側から数えて１番目（最下層）の配線レベルに位置する導電層（配線）９１に接続される。各層間絶縁膜９０内の導電層９１が、プラグ９２を介して、上層（又は下層）の配線レベルの導電層９１に接続されることによって、半導体基板３０上に設けられた複数の素子が、互いに接続される。これによって、イメージセンサ１００が含む複数の回路が形成される。
尚、導電層９１は、素子間及び回路間を接続する配線に加え、素子及び回路に接続されないダミー層、フォトダイオードに対する光の入射を防止する遮光膜を含む。
最上層の層間絶縁膜９０上に、支持基板８５が設けられている。支持基板８５は、例えば、接着層（保護層、平坦化層）８８を介して、層間絶縁膜９０上に積層される。支持基板８５には、例えば、シリコン基板や絶縁性基板が用いられる。支持基板８５によって、裏面照射型イメージセンサ１００が支持されている。
再配線技術によって形成された配線（図示せず）が、支持基板８５と層間絶縁膜９０との間に、設けられてもよい。以下では、再配線技術によって形成された配線のことを、再配線（Re-Distribution Layer）とよぶ。
ここで、本実施形態において、素子が形成された面、より具体的には、トランジスタ２，７のゲート電極２２，７２が設けられている半導体基板３０の面（第１の面）を半導体基板３０の表面とよぶ。半導体基板３０の表面上には、多層配線技術によって形成された層間絶縁膜９０が設けられている。本実施形態において、半導体基板３０の表面に対向する面（第２の面）を、半導体基板３０の裏面とよぶ。図３は、イメージセンサを裏面側から見た場合の平面構造を模式的に示している。尚、半導体基板３０の表面と裏面とを区別しない場合には、主面とよぶ。
本実施形態において、図４に示されるように、半導体基板３０の裏面側に、平坦化層８９を介して、カラーフィルタ層ＣＦが設けられる。平坦化層８９は、保護層及び接着層としての機能を有する絶縁膜である。
カラーフィルタ層ＣＦは、半導体基板３０の主面（表面及び裏面）に対して垂直方向に関して、画素アレイ１２０と重なる位置に、設けられている。例えば、単板式のイメージセンサは、単一の画素アレイ１２０で複数の色情報を取得する。この場合、カラーフィルタ層ＣＦは、１つの画素（フォトダイオード１）に対して、例えば、赤（Ｒ）に対応する波長域の光を透過するフィルタ（色素膜ともよばれる）、緑（Ｇ）に対応する波長域の光を透過するフィルタ及び青（Ｂ）に対応する波長域の光を透過するフィルタを含み、赤、青及び緑のうち少なくとも１色のフィルタが、１つのフォトダイオード１（又は単位セル２０）に対応するように、設けられている。
カラーフィルタ層ＣＦの各フィルタが、所定のパターンを有するように、配列されている。尚、カラーフィルタ層ＣＦは、赤、緑及び青に加え、黄（Ｙ）に対応する波長域の光を透過するフィルタ、又は、可視光の全波長域を透過させる白（Ｗ）のフィルタを有してもよい。カラーフィルタ層ＣＦは、例えば、ベイヤー配列やＷＲＧＢ配列などの所定の配列パターンを有する。
マイクロレンズアレイＭＬは、保護層（図示せず）及び接着層（図示せず）を介して、カラーフィルタ層ＣＦ上に取り付けられている。
マイクロレンズアレイＭＬは、半導体基板３０の主面に対して垂直方向に関して、カラーフィルタ層ＣＦを介して、画素アレイ１２０上方に設けられている。マイクロレンズアレイＭＬは、１つの画素（フォトダイオード１）にそれぞれ対応するマイクロレンズが、２次元に配列されることによって、形成されている。各マイクロレンズは、各画素１に対して入射光を集光する。尚、マイクロレンズＭＬ及びカラーフィルタＣＦを取り付けるための接着層／保護層（平坦化層８９）は、入射光に対して透過性を有する。
マイクロレンズアレイＭＬが取り付けられた面は、半導体基板３０の裏面である。素子が形成された半導体基板３０は、層間絶縁膜９０とマイクロレンズアレイＭＬとに挟まれている。このように、本実施形態のイメージセンサ１００において、マイクロレンズアレイＭＬ及びカラーフィルタ層ＣＦは、トランジスタ２，７のゲート電極２２，７２及び層間絶縁膜９０が設けられた面（表面）とは、反対側の面（裏面）に設けられている。被写体からの光は、マイクロレンズアレイＭＬ及びカラーフィルタ層ＣＦを経由して、半導体基板３０の裏面側から画素アレイ１２０に照射される。
本実施形態のイメージセンサ１００のように、素子が形成された半導体基板３０の表面に対向する裏面からの光がフォトダイオードに照射される構造のイメージセンサのことを、裏面照射型イメージセンサとよぶ。
例えば、半導体基板３０の裏面側に、単位セル２０Ｘを覆う遮光膜８１Ｘが、設けられている。画素アレイ１２０内における遮光膜８１Ｘに覆われた領域１２９は、オプティカルブラック領域（以下、ＯＢ領域又は遮光領域と表記する）１２９である。ＯＢ領域１２９内の単位セル２０Ｘによって、図５の電源端子１３５に印加される基準電位、又は、有効領域１２９内の単位セル２０における暗電流の補正のための電位（又は電流）が、生成される。以下では、画素アレイ１２０内のＯＢ領域１２９以外の領域１２１のことを、有効領域１２１とよぶ。
例えば、ＯＢ領域１２９において、対応する色の異なる複数のフィルタの積層膜ＣＦＸが、遮光膜８１Ｘと上下と重なる位置に積層されている。これによって、ＯＢ領域１２９に対する遮光性が向上される。複数のフィルタの積層膜が、ＯＢ領域１２９内に設けられている場合、遮光膜８１ＸがＯＢ領域１２９内に設けられなくともよい。尚、ＯＢ領域１２９において、マイクロレンズＭＬが形成されなくともよい。
例えば、半導体基板３０の裏面側において、画素アレイ１２０の半導体基板３０内に、シールド層としての不純物層１９が設けられている。半導体基板３０の裏面側のシールド層（以下、裏面シールド層とよぶ）１９は、マイクロレンズアレイＭＬと半導体基板３０との間に設けられた各層８９，８１Ｘ，ＣＦに起因する不純物が、半導体基板３０内に拡散するのを抑制する。これによって、基板３０の裏面側からの不純物の拡散に起因した単位セル２０の構成要素２，３，６の特性の劣化が、抑制される。
半導体基板３０の表面側に設けられたパッド及び半導体基板３０の裏面側に設けられたパッド８１，８１Ａによって、イメージセンサ１００と外部装置との間において信号が入出力されたり、イメージセンサ１００に電圧が供給されたりする。
例えば、最上層の層間絶縁膜９０内の導電層（配線）９１、又は、最上層の層間絶縁膜９０上の再配線（図示せず）、又は、支持基板８５上（又は内部）の金属層（図示せず）が、半導体基板３０の表面側のパッドとして、用いられる。以下では、イメージセンサが形成される半導体基板３０の表面側に設けられるパッドのことを、表面側パッドとよぶ。尚、裏面照射型イメージセンサにおいて、表面側パッドを設けずともよい。
図３及び図４に示されるように、半導体基板３０の端部（半導体基板３０の外周部）に、複数のコンタクト領域１８０が設けられている。コンタクト領域１８０は、例えば、画素アレイ１２０及び周辺回路領域１２５Ａ，１２５Ｂに隣接する。図３において、コンタクト領域１８０が、画素アレイ１２０と周辺回路領域１２５Ａ，１２５Ｂとが隣接する方向における半導体基板３０の一端及び他端に設けられた例が示されている。但し、イメージセンサ１００のチップ内のレイアウトに応じて、コンタクト領域１８０が、画素アレイ１２０と周辺回路領域１２５Ａ，１２５Ｂとが隣接する方向と交差する方向おける半導体基板３０の一端及び他端に設けられる場合もあるし、画素アレイ１２０及び周辺回路領域１２５Ａ，１２５Ｂを取り囲むように、四角形状のチップの各辺に沿って設けられる場合もある。
コンタクト領域１８０，１８０Ａは、半導体基板３０内において、Ｐ型又はＮ型の不純物領域３１Ｂを含んでいる。半導体基板３０の主面に対して垂直方向から見て、コンタクト領域１８０は、四角形状の平面形状を有し、例えば、長方形状の平面形状を有している。コンタクト領域１８０内において、ＴＳＶ（Through Silicon Via）技術によって、半導体基板３０の表面側から裏面側に向かって半導体基板３０を貫通するように、貫通孔（開口部）Ｔ１が、半導体基板３０内に形成される。
その貫通孔Ｔ１内に、貫通電極（貫通ビアともよばれる）８３が埋め込まれる。貫通孔Ｔ１の側面（側壁）上に、絶縁膜（図示せず）が設けられ、貫通電極８３は、絶縁膜によって、半導体基板３０から電気的に分離されている。貫通電極８３は、層間絶縁膜９０内のプラグ９２を経由して、層間絶縁膜９０内の導電層９１に接続される。本実施形態のイメージセンサ１００において、各コンタクト領域１８０，１８０Ａ内において、１つ又は複数の貫通電極８３及び１つ又は複数の貫通孔が設けられる。
半導体基板３０の裏面側において、１つのパッド８１，８１Ａが、例えば、１つのコンタクト領域１８０に対応するように、それぞれ設けられている。パッド８１，８１Ａは、例えば、四角形状の平面形状を有している。
１つのパッド８１，８１Ａは、コンタクト領域１８０，１８０Ａ内に設けられた１つ又は複数の貫通電極８３に接続される。パッド８１，８１Ａと半導体基板３０の裏面との間には、絶縁膜（図示せず）が設けられ、パッド８１，８１Ａは、その絶縁膜によって、半導体基板３０から電気的に分離されている。
パッド８１，８１Ａは、貫通電極８３及び層間絶縁膜８０内のプラグ９２を介して、半導体基板３０の表面側の導電層（配線９１）に接続される。以下では、イメージセンサが形成される半導体基板の裏面側に設けられるパッド８１，８１Ａのことを、裏面側パッド８１，８１Ａとよぶ。
裏面側パッド８１，８１Ａの平面形状は、正方形状でもよいし、長方形状でもよい。また、裏面側パッド８１，８１Ａの平面形状は、四角形の角が欠けた形状でもよい。
例えば、駆動電圧Ｖｄｄ又はグランド電圧（接地電圧）Ｖｓｓをイメージセンサに印加するための電源パッド、信号の入出力用のパッドが、テストピン又はモニターピンに接続されるパッドなどが、表面側パッド及び裏面側パッド８１，８１Ａとして用いられる。
貫通電極８３は、高濃度の不純物を含む半導体（例えば、ポリシリコン）を用いて、形成される。裏面側パッド８１，８１Ａは、金属層（例えば、アルミニウム）を用いて形成される。例えば、裏面側パッド８１，８１Ａは、遮光膜８１Ｘと実質的に同時に形成され、同じ材料（例えば、アルミニウム又は銅）からなる。貫通電極８３は、金属を用いて、形成されてもよい。
複数の裏面側パッド８１，８１Ａ及びコンタクト領域１８０は、イメージセンサ１００のチップ３０の各辺に沿って、配列されている。以下では、チップの各辺における裏面側パッド８１，８１Ａが配列される方向のことを、パッド配列方向とよぶ。
半導体基板３０の外周、例えば、コンタクト領域１８０，１８０Ａ内において、ガードリング（図示せず）が、半導体基板３０内に設けられた溝（又は貫通孔）内に設けられている。
JP2014022561
[0015] ［画素部構造：断面構成］
次に、図３に、図２に示す画素部のＡ−Ａ線断面の構成を示す。
図３に示すように、固体撮像装置は、センサ基体３（第１半導体基体）と回路基体９（第２半導体基体）とが、それぞれ第１配線層３１と第２配線層４１を対向させて貼り合わされている。また、センサ基体３と回路基体９との貼り合わせ面において、センサ基体３の第１配線層３１の表面に形成された第１電極３５と、回路基体９の第２配線層４１の表面に形成された第２電極４５とが接合されている。
[0016] センサ基体３には、上述の図２に示すフォトダイオードＰＤ１，ＰＤ２と、フローティングディフュージョンＦＤと、転送ゲート電極２１，２２が形成されている。センサ基体３は、図の上方が光の入射面であり、下方が回路形成面である。フローティングディフュージョンＦＤと転送ゲート電極２１，２２は、センサ基体３の回路形成面側に形成されている。
[0017] センサ基体３の回路形成面上には、第１配線層３１が形成されている。第１配線層３１は、少なくとも１層以上の配線と、絶縁層とが積層された構成を有する。図３では、１層の配線３３を有する構成である。第１配線層３１には、フローティングディフュージョンＦＤに接続されるプラグ３２が形成されている。そして、プラグ３２と配線３３とが接続し、さらに配線３３とプラグ３４とが接続されている。
なお、配線３３と同じ層に、図示しない他の配線を有している。この配線３３と同じ層の配線は、例えば、転送ゲート電極２１，２２と接続される電源配線やグランド配線等である。
第１配線層３１の表面には、接続用の第１電極３５が形成されている。第１電極３５は、プラグ３２，３４及び配線３３を介してフローティングディフュージョンＦＤに接続されている。
[0018] 回路基体９には、図示しない画素部の制御回路や、信号処理回路を含むロジック回路が搭載されている。また、回路基体９には、転送トランジスタＴｒ１の以外の画素トランジスタが形成される。図３では、増幅トランジスタＴｒ５と選択トランジスタＴｒ６を示している。回路基体９の表面には、増幅トランジスタＴｒ５と選択トランジスタＴｒ６のソース／ドレインとなる拡散領域２７，２８，２９が形成されている。また、回路基体９上に増幅ゲート電極２５と、選択ゲート電極２６とを備える。
[0019] 回路基体９上には、第２配線層４１が形成されている。第２配線層４１は、複数層の配線と絶縁層とが積層された構成を有する。図３では、第２配線層４１に形成される複数の配線のうち、１層の配線４３，４７を示している。配線４３は、プラグ４２，４４により、増幅ゲート電極２５と、第２配線層４１の表面の第２電極４５とに接続されている。このため、第２電極４５は、プラグ４２，４４及び配線４３を介して増幅ゲート電極２５に接続されている。
また、選択トランジスタＴｒ６の拡散領域２９には、プラグ４６と配線４７とが接続されている。
[0020] 上述の構成では、センサ基体３の表面に設けられたフローティングディフュージョンＦＤと、回路基体９上に設けられた増幅ゲート電極２５とが、第１電極３５と第２電極４５を介して導体により直接接続されている。つまり、フローティングディフュージョンＦＤと増幅ゲート電極２５とが、第１電極３５、第２電極４５、プラグ３２，３４，４２，４４及び配線３３，４３からなるフローティングディフュージョン配線（以下、ＦＤ配線）により接続されている。
このように、センサ基体３のフローティングディフュージョンＦＤに蓄積された信号を処理するための画素トランジスタが回路基体９に形成されている。
[0021] 第１配線層３１において、ＦＤ配線を構成する第１電極３５、プラグ３２，３４及び配線３３は、変換効率を上げるために、最小デザインルール配線幅で形成されることが好ましい。また、フローティングディフュージョンＦＤから第１電極３５までは、同じく変換効率を上げるために、最短で結線されていることが好ましい。さらに、このプラグ３２，３４及び配線３３は、第１配線層３１に形成される他の配線と容量結合しないように、可能な限り他の配線との距離を離して形成することが好ましい。
同様に、第２配線層４１において、ＦＤ配線を構成する、第２電極４５、プラグ４４，４２及び配線４３は、変換効率を上げるために、最小デザインルール配線幅で形成されることが好ましい。また、増幅ゲート電極２５から第２電極４５までは、変換効率を上げるために、最短で結線されていることが好ましい。さらに、このプラグ４４，４２及び配線４３は、第２配線層４１に形成される他の配線と容量結合しないように、可能な限り他の配線との距離を離して形成することが好ましい。
[0022] また、図示しないリセットトランジスタは、センサ基体３側において、画素共有単位間に形成されていてもよく、回路基体９側の他の部分に形成されていてもよい。センサ基体３のフォトダイオードＰＤの面積を大きくするためには、転送トランジスタ以外の各トランジスタは、すべて回路基体９側に形成されていることが好ましい。
[0023] 第１電極３５及び第２電極４５を形成する領域３７は、増幅トランジスタＴｒ５を共有する複数のフォトダイオードＰＤ１〜４が形成されている領域３６の面積よりも小さい構成とする。隣接する他の領域の電極との接触を避けるため、第１電極３５及び第２電極４５をフォトダイオードＰＤ１〜４が形成されている領域３６よりも、小さくする必要がある。
また、第１電極３５及び第２電極４５との少なくとも一方は、フローティングディフュージョンＦＤが形成されている面積よりも大きく形成されることが好ましい。
なお、上述の図２において、第１電極３５及び第２電極４５を形成する領域３７の平面配置を破線で示している。
