態様

WO2016160125(INTEL CORP [US])
(Ab)
A processor of an aspect includes a plurality of processor elements, and a first processor element.
ある態様のプロセッサが、複数のプロセッサ要素と第１のプロセッサ要素とを含む。

The first processor element may perform a user-level fork instruction of a software thread.
第１のプロセッサ要素は、ソフトウェアスレッドに関するユーザレベルの分岐命令を実行することができる。

The first processor element may include a decoder to decode the user-level fork instruction.
第１のプロセッサ要素は、ユーザレベルの分岐命令を復号するデコーダを含むことができる。

The user-level fork instruction is to（＊不定詞）indicate at least one instruction address.
ユーザレベルの分岐命令は、少なくとも１つの命令アドレスを示す。

The first processor element may also include a user-level thread fork module.
第１のプロセッサ要素は、ユーザレベルのスレッド分岐モジュールも含むことができる。

The user-level fork module, in response to the user-level fork instruction being decoded, may configure each of the plurality of processor elements to perform instructions in parallel.
ユーザレベルの分岐モジュールは、ユーザレベルの分岐命令が復号されたことに応答して、命令を並列に実行するよう、複数のプロセッサ要素のそれぞれを構成することができる。

Other processors, methods, systems, and instructions are disclosed.
他のプロセッサ、方法、システム、及び命令も開示される。

WO2016137618(INTEL CORP [US])
(Ab)
A processor of an aspect includes a plurality of packed data registers, and a decode unit to decode a vector cache line write back instruction.
一態様のプロセッサは、複数のパックドデータレジスタと、ベクトルキャッシュラインライトバック命令をデコードするデコードユニットとを含む。

The vector cache line write back instruction is to（＊不定詞）indicate a source packed memory indices operand that is to include a plurality of memory indices.
ベクトルキャッシュラインライトバック命令は、複数のメモリインデックスを含むソースパックドメモリインデックスオペランドを示す。

The processor also includes a cache coherency system coupled with the packed data registers and the decode unit.
プロセッサは、パックドデータレジスタおよびデコードユニットと結合されたキャッシュコヒーレンシシステムも含む。

The cache coherency system, in response to the vector cache line write back instruction,
キャッシュコヒーレンシシステムは、ベクトルキャッシュラインライトバック命令に応答して、

to cause（＊不定詞；全体が節）, any dirty cache lines, in any caches in a coherency domain, which are to have stored therein data for any of a plurality of memory addresses that are to be indicated by any of the memory indices of the source packed memory indices operand, to be written back toward one or more memories.
ソースパックドメモリインデックスオペランドのメモリインデックスのいずれかによって示される複数のメモリアドレスのいずれかのデータを内部に格納した、コヒーレンシドメインにおける任意のキャッシュ内の任意のダーティキャッシュラインを、１または複数のメモリにライトバックさせる。

Other processors, methods, and systems are also disclosed.
他のプロセッサ、方法、およびシステムも開示される。