WO2018014272
"LDPC codes with codeword length 672 in 802.11ad
As LDPC encoded codewords are generated through operations of source words and the generator matrix G, and as the generator matrix G is derived from LDPC parity check matrix H, an LDPC parity check matrix H effects encoding source words to codewords. The design of the LDPC parity check matrix H may improve the performance of the code. The parity-check matrice H may be further partitioned into square submatrices of size ZXZ. Z is a lifting factor. The submatrices are either cyclic-permutations of the identity matrix, or null submatrices with all zero entries.
A location with index i denotes the cyclic-permutation submatrix Pi obtained from the Z x Z identity matrix Po by cyclically shifting the columns to the right by i elements."
LDPC符号化符号語はソース語と生成器行列Gとの演算を通して生成され、生成器行列GはLDPCパリティ検査行列Hから導出されるので、LDPCパリティ検査行列Hはソース語の符号語への符号化に影響を与える。LDPCパリティ検査行列Hの設計は、符号のパフォーマンスを向上させるかもしれない。パリティ検査行列Hは、サイズZ×Zの正方サブ行列にさらに分割されてもよい。Zはリフティング係数である。サブ行列は、単位行列の巡回置換、またはすべてのエントリが0のヌルサブ行列のいずれかである。
【００５４】
インデックスiを有する位置は、列をi要素分右に巡回シフトすることによってZ×Z単位行列P0から得られる巡回置換サブ行列Piを示す。
US10229709
"where n is the refractive index, and A is the writing wavelength. S is subtracted from this to account for the single term in the sum which is defined as the signal. This can be greatly simplified assuming a highly focused beam and a large scan area. However it is more accurate to simply perform the summation numerically (Matlab). The parameters were chosen to correspond to those used during writing. The bit spacing was chosen as 1.0 μm in both lateral dimensions with all bits being “on” (numerically equivalent to the “on-off” pattern of 0.5 μm spacing produced by the square wave generator), Δz=3 μm, Nx=Ny=40, Nz=10, Lx=Ly=40 μm, Lz=27 μm, and w0=0.32 μm. A beam waist corresponding to the experimentally observed value of 0.32 μm is used. The result plotted in FIG. 5 is the ratio S/N. S corresponds to the modulation signal, while the total N results in overall constant bleaching, so this ratio can be determined from the experimental data by calculating"
ここでｎは屈折率、λは書き込み波長である。信号として定義される総和における単一の項を構成するために、ここからＳを減算する。高度にフォーカスされたビーム及び大きなスキャン面積を仮定すると、これを大いに単純化することができる。しかしながら、単に、数値的に総和を実行する（Matlab）方が、より正確である。パラメータは、書き込みの間に使用されるものに対応するよう選択した。全てのビットは"ｏｎ"とし、ビット間隔として１．０μｍを横方向の両方の大きさに対して選択した（矩形波発生器によって生成される０．５μｍ間隔の"ｏｎ－ｏｆｆ"パターンに数値的には等しい）。Δｚ＝３μｍ、Ｎｘ＝Ｎｙ＝４０、Ｎｚ＝１０、Ｌｘ＝Ｌｙ＝４０μｍ、Ｌｚ＝２７μｍ、及び、ｗ０＝０．３２μｍとした。実験的に観測された０．３２μｍという値に対応するビームウエストを使用する。図５にプロットする結果はＳ／Ｎ比である。Ｓは変調信号に対応し、全体のＮは全体的な一定の退色をもたらす。従って、下記式を算出することにより、実験データからこの比を決定することができる。
US2017229167
"[0057] The timing controller 250 includes an OR logic gate 260 which is configured to perform the logical OR of all of the bits comprising the signal TMR and indicate the result of this function via the signal TMRA. Therefore, in the example of FIG. 6, the signal TMRA can be used to determine whether the timer 254 is actively counting down, indicating that the recovering address is busy, or whether the timer 254 has reached its terminal value of zero indicating that the address stored in the recovering address register 252 has recovered and is no longer considered busy."
タイミングコントローラ２５０は、信号ＴＭＲを構成するすべてのビットの論理和を実行し、この関数の結果を信号ＴＭＲＡによって示すように構成されたＯＲ論理ゲート２６０を含む。従って、図６の例では、タイマ２５４がアクティブにカウントダウン中であることで、回復アドレスがビジーであることを示しているのか、またはタイマ２５４がその終端値のゼロに達していることで、回復アドレスレジスタ２５２に記憶されているアドレスが回復を終えて、もはやビジーとはみなされないことを示しているのかを特定するため
に信号ＴＭＲＡを用いることができる。
US9778907
"Turning attention back to the modified multiplier 45's summation logic, the partial product adder 240 is in some implementations a summation tree, and in one implementation one or more carry-save adders. The partial product adder 240 performs a summation to an unrounded, redundant representation or sum, per the carry-save vectors on the bit columns within the provided partial product summation tree, in accordance with methods typical of prior art multiply execute units, including this additional selectively bitwise negated, aligned, accumulator input value in the summation of partial products."
修正された乗算器４５の総和ロジックに再び注意すると、部分積加算器２４０は、いくつかの実装において総和ツリーであり、一実装において１つ又は複数の桁上げ保存加算器である。部分積加算器２４０は、部分積の総和の中にこの追加の選択的にビット単位否定されアライメントされたアキュムレータ入力値を含み、従来技術の乗算実行ユニットに典型的な方法に従い、提供された部分積総和ツリー内のビットの列上の桁上げ保存ベクトルごとに、丸められていない冗長表現又は和への総和を実行する。
WO2003105068
"86. The processing device of claim 85, wherein the method further comprises at least one of (i) rotating the reference data block by an amount proportional to the rotation value prior to taking the sum-of-products; and (ii) resizing the reference data block by one or more amounts proportional to the resizing value prior to taking the sum-of-products."
上記ウォータマーク検出方法は、（１）積和を求める前に、回転値に比例する量だけ基準データブロックを回転させ、及び／又は（２）積和を取る前にリサイズ値に比例する１つ以上の量だけ基準データブロックをリサイズするステップを更に有する請求項８５記載の処理装置。
US5774298
"7. A servo control system as defined in claim 1, wherein the squarer comprises a quadrature sum-and-squarer that sums the squares of odd and even digitized samples."
【請求項７】上記２乗器が偶数と奇数のデジタル化されたサンプルの２乗の和を取る２次加算２乗器を含む、請求項１記載のディスク・ドライブ・サーボ制御装置。
