US2020008070(JP)
"[0136] The frequency resource manager 300 determines the use setting of the frequency resource by the wireless communication device 100 for providing the wireless communication service by the wireless communication device 100. Specifically, the frequency resource manager 300 selects a wireless parameter to be used in each of the one or more wireless communication devices 100 on the basis of the information related to the available frequency. At that time, it is desirable that radio parameters be selected in consideration of interference to another wireless communication device 100 related to the wireless communication device 100 for which the wireless parameter is to be determined and interference from the another wireless communication device 100, in other words, in consideration of network coexistence. Note that the selection of the wireless parameter may be performed by the communication carrier device 600 or in cooperation with the communication carrier device 600."
周波数リソースマネージャ３００は、無線通信装置１００による無線通信サービスの提供のための、無線通信装置１００による周波数リソースの利用設定を決定する。具体的には、周波数リソースマネージャ３００は、利用可能周波数に係る情報に基づいて、ひとつ以上の無線通信装置１００の各々において用いられる無線パラメータを選定する。その際、無線パラメータの決定対象の無線通信装置１００に関する他の無線通信装置１００への与干渉及び当該他の無線通信装置１００からの被干渉を考慮して、即ちネットワーク共存（Network coexistence）を考慮して、無線パラメータが選定されることが望ましい。なお、無線パラメータの選定は、通信事業者装置６００により、又は通信事業者装置６００と協調して行われてもよい。
EP3589011(JP)
"[0039] The RA resource information includes, for example, information associated with RA-RUs allocated within the system band, control information for generating the RA signal (Coding Type, MCS, DCM, SS Allocation, and Target RSSI included in the User Info field), and/or the like. For example, for an RU with a low reception quality such as an RU overlapping with a band, used by another service, in the system band, an RU corresponding to a DC frequency in a baseband when being demodulated, an RU subject to relative strong interference, or the lie, the RA resource controller 101 may apply a high-error-resilience MCS (for example, BPSK) or a relatively high target RSSI level (for example, -60 dBm). For another RU subject to relatively low interference, the RA resource controller 101 may apply an MCS (for example, 16QAM) that provides a higher transmission efficiency or a target RSSI level (for example, -70 dBm) that causes less interference to another terminal."
RA用リソース情報には、例えば、システム帯域内で割り当てるRA用RU、および、RA信号を生成するための制御情報（User Info fieldに含まれるCoding Type、MCS、DCM、SS Allocation、Target RSSI（目標RSSI））等が含まれる。例えば、RAリソース制御部１０１は、システム帯域内で他のサービスが利用する帯域と重複するRU、復調時ベースバンドのDC周波数に対応するRUまたは干渉が比較的強いRU等の受信品質が悪いRUに対して、誤り耐性が強いMCS（例えば、BPSK）または比較的高い目標RSSIレベル（例えば、-60dBm）を設定してもよい。また、RAリソース制御部１０１は、上記以外の干渉が比較的弱いと予想されるRUに対して、伝送効率がより高いMCS（例えば、16QAM）または他の端末への与干渉がより小さい目標RSSIレベル（例えば‐70dBm）を設定してもよい。
US2014177601(JP)
"[0085] Further, macro base station 100 indicates to terminal 300 a reception power measurement method and a “reporting condition (Event)” of the measurement result (not shown). The reception power measurement method may employ RSRP, RSRQ, reception SIR (Signal to Interference Ratio), reception SLNR (Signal to Leakage plus Noise Ratio: ratio of desired signal power and interference power (+noise power) to a terminal in a different cell), or the like."
また、マクロ基地局１００は、受信電力の測定方法、および、受信電力測定結果の「報告条件（Event）」を端末３００へ通知する（図示せず）。受信電力の測定方法として、ＲＳＲＰ、ＲＳＲＱ、受信ＳＩＲ（Signal to Interference Ratio）、受信ＳＬＮＲ（Signal to Leakage plus Noise Ratio：所望信号電力対他セルの端末への与干渉電力(＋雑音電力)比）等が挙げられる。
US2019239165(JP)
"[0033] An object of all three kinds of interference margin methods is to distribute an allowable given interference amount to a plurality of wireless communication devices so that an allowable interference amount is satisfied.
[0034] The fixed/predetermined margin is an interference margin that is set on the basis of the number of communication devices which may be interference sources in a specific geographic region. Accordingly, regardless of an operation frequency band of the FSS or the CBSD, the interference margin can be set by counting the number of CBSDs."
この３種類の干渉マージン設定方法は、いずれも、許容干渉量を満たすよう，複数の無線通信装置に許容できる与干渉量を配分することが目的である。
【００１９】
Fixed/Predetermined marginは、特定の地理領域において干渉源となりうる通信装置の数に基づいて設定される干渉マージンである。したがって、FSSやCBSDの動作周波数帯域によらず、CBSDの数をカウントすることで干渉マージンを設定することが可能である。
US2018049035(JP)
"[0029] The reception power measurement unit 203 measures a reception power value of each beacon signal with a constant period, and outputs a measurement result to the measurement result recording unit 204. For example, the reception power measurement unit 203 of the AP 20-1 (FIG. 1) measures reception power values r12, r13, and r14 of beacon signals respectively transmitted from the APs 20-2, 20-3, and 20-4, and an evaluation value r11 of a reception power value of a beacon signal transmitted from an AP belonging to the other system. As the evaluation value of the reception power, for example, an average of reception power values over all of the frequency channels available in the wireless communication system may be used. r12 represents the reception power value in the AP 20-1 with respect to the beacon signal transmitted from the AP 20-2, r13 represents the reception power value in the AP 20-1 with respect to the beacon signal transmitted from the AP 20-3, and r14 represents the reception power value in the AP 20-1 with respect to the beacon signal transmitted from the AP 20-4. That is, r12 corresponds to an amount of interference in the AP 20-1 caused by the AP 20-2, r13 corresponds to an amount of interference in the AP 20-1 caused by the AP 20-3, and r14 corresponds to an amount of interference in the AP 20-1 caused by the AP 20-4. In addition, r11 corresponds to an amount of interference in the AP 20-1 caused by an AP belonging to the other system."
受信電力測定部２０３は、一定周期で、各ビーコン信号の受信電力値を測定し、測定結果を測定結果記録部２０４へ出力する。例えばＡＰ２０－１（図１）の受信電力測定部２０３は、ＡＰ２０－２，２０－３，２０－４の各々から送信されたビーコン信号の受信電力値ｒ１２，ｒ１３，ｒ１４と、他システムに属するＡＰから送信されたビーコン信号の受信電力値の評価値ｒ１１とを測定する。受信電力の評価値として、例えば、無線通信システムにおいて使用可能なすべての周波数チャネルに渡る受信電力値の平均値を用いることができる。ｒ１２はＡＰ２０－２から送信されたビーコン信号のＡＰ２０－１における受信電力値、ｒ１３はＡＰ２０－３から送信されたビーコン信号のＡＰ２０－１における受信電力値、ｒ１４はＡＰ２０－４から送信されたビーコン信号のＡＰ２０－１における受信電力値を示す。つまり、ｒ１２はＡＰ２０－２からのＡＰ２０－１における被干渉量に相当し、ｒ１３はＡＰ２０－３からのＡＰ２０－１における被干渉量に相当し、ｒ１４はＡＰ２０－４からのＡＰ２０－１における被干渉量に相当する。また、ｒ１１は他システムに属するＡＰからのＡＰ２０－１における被干渉量に相当する。
US10290625(JP)
"In this regard, on the insulated gate semiconductor device 33 described above, there is a problem that electro-static discharge (ESD), which is determined based on the Machine Model (MM) or the Human Body Model (HBM), may produce dielectric breakdown to a gate oxide and an interlayer dielectric film in the insulated gate semiconductor device. The current-detecting insulated gate transistor 2 is designed as an element feeding about one-several hundredth to one-ten thousandth of current on a proportional basis to the main current flowing in the main insulated gate transistor 1. Then an area of the current-detecting insulated gate transistor 2, as viewed from a cross-section of the transistor 2, is approximately one-several hundredth to one-ten thousandth of the main insulated gate transistor 1. And then a value of parasitic capacitance created in the gate oxide or the interlayer dielectric film is on a proportional basis in size between the insulated gate transistors. As a result, ESD tolerance decreases remarkably in the current-detecting insulated gate transistor 2 when compared with that of the main insulated gate transistor 1."
ところで上述した絶縁ゲート半導体装置３においては、人体モードとマシンモードの静電気放電耐量ESD (ElectroStatic-Discharge)による、絶縁ゲート半導体装置内のゲート酸化膜や層間絶縁膜の絶縁破壊が問題となる。電流検出用絶縁ゲート・トランジスタ２は、例えば主絶縁ゲート・トランジスタ１に流れる主電流に比例した１／数百～１／１００００程度の電流を流す素子として設計するため、電流検出用絶縁ゲート・トランジスタ２の面積は１／数百～１／１００００程度であり、絶縁ゲート・トランジスタ内のゲート酸化膜や層間絶縁膜により形成される寄生容量値に比例する。この為、電流検出用絶縁ゲート・トランジスタ２のＥＳＤ耐量が主絶縁ゲート・トランジスタ１に比べて非常に小さくなる。
"In order to achieve the object of the invention described above, the insulated gate semiconductor device according to the one aspect of the present invention comprises in particular an ESD tolerance Zener diode in the substrate, wherein the ESD tolerance Zener diode is configured so that the anode electrode thereof is connected to the emitter electrode of the current-detecting insulated gate transistor and the cathode thereof is connected to the anode electrode of the temperature detecting diode."
特に本発明に係る絶縁ゲート半導体装置は、上述した目的を達成するべく前記電流検出用絶縁ゲート・トランジスタのエミッタ電極にアノード電極を接続し、カソード電極を前記温度検出用ダイオードのアノード電極に接続した静電気耐量用ツェナーダイオードを前記基板上に形成したことを特徴としている。
US2013208395
"[0106] Ceramic capacitors have generally been very robust in withstanding electrostatic discharge voltages and are typically used to shield sensitive components from transient spikes in line voltage. Low capacitance values are preferred in this application to minimize the effects of the capacitor on the circuit. However, low capacitance values typically do not exhibit the highest ESD robustness. This is explained as follows. FIG. 34 shows a schematic that represents the ESD test circuit wherein the source capacitor is 50. An amount of electrical charge from the source capacitor charged to the ESD test voltage is discharged into the test capacitor, 52, when the switch, 54, is closed. Capacitance, dissipation factor and insulation resistance measurements, after the voltage discharge, are measured and compared to initial measures to indicate any degradation in the test capacitor."
セラミックコンデンサーは一般的に、静電放電電圧に耐える際に非常に強く、通常、線路電圧内の過渡的なスパイクから影響を受けやすい構成要素を保護するために用いられる。回路上のコンデンサーの影響を最小限に抑えるために、この応用形態の場合、低い静電容量値が好ましい。しかしながら、低い静電容量値は通常、最も高いＥＳＤ耐性を示さない。これは以下のように説明される。図３４は、ＥＳＤ試験回路を表す回路図であり、電源コンデンサーは５０である。スイッチ５４が閉じられると、ＥＳＤ試験電圧まで充電された電源コンデンサーから、或る量の電荷が試験コンデンサー５２の中に放電される。試験コンデンサー内の任意の劣化を示すために、電圧放電後の静電容量、放散係数及び絶縁抵抗測定値が測定され、初期測定値と比較される。
US10418355
"According to at least one embodiment of the optoelectronic semiconductor chip, the microdiodes form ESD protection for the active region of the optoelectronic semiconductor chip. This means that, in the event of an ESD voltage pulse, the microdiodes are adapted to dissipate an electrical current. The charge imparted by the ESD voltage pulse thus flows through at least some of the microdiodes and not or only slightly through the active region, so that no damage to the active region takes place. The optoelectronic semiconductor chip thereby has an ESD strength of at least 1 kV. For example, an ESD strength of at least 1 kV, typically about 2 kV, is achieved."
本オプトエレクトロニクス半導体チップの少なくとも一実施形態によると、マイクロダイオードは、オプトエレクトロニクス半導体チップの活性領域のためのＥＳＤ保護部を形成している。すなわちマイクロダイオードは、ＥＳＤ電圧パルスが発生した場合に電流を放散するようにされている。ＥＳＤ電圧パルスによって伝えられる電荷は、マイクロダイオードの少なくともいくつかを流れ、活性領域には流れない、またはわずかに流れるのみであり、したがって活性領域の損傷が起こらない。これにより、本オプトエレクトロニクス半導体チップは、少なくとも１ｋＶのＥＳＤ耐性を有する。例えば、少なくとも１ｋＶ、一般には約２ｋＶのＥＳＤ耐性が達成される。
US9716152
"With a trench structure having an upper electrode and a lower electrode disposed above and below an insulating film, there is a tendency for a comparatively high electric field to concentrate between a lower end portion of the upper electrode and a semiconductor layer. Therefore, with a trench structure, such as that of Patent Document 1, where no measures are taken, there is a problem in that a high electric field concentrates at the lower end portion of the upper electrode to destroy the insulating film inside the trench and consequently lower ESD tolerance."
絶縁膜を挟んで上下に配置された上側電極および下側電極を有するトレンチ構造では、上側電極の下端部と半導体層との間に比較的高い電界が集中する傾向がある。したがって、特許文献１のように何ら対策が施されていないトレンチ構造では、上側電極の下端部に高電界が集中し、トレンチ内の絶縁膜が破壊される結果、ＥＳＤ耐量が低下する虞がある。
US2019157264(JP)
"[0067] Also, in the present example, the P+ type region can be left surely in the first outermost contact region 15-1, which is positioned more outside than the middle position Lm is. Thus, the remaining first outermost contact region 15-1 can surely extract the holes at the turn-off of the semiconductor device 100. Note that in the present example, a length of the first outermost contact region 15-1 in the Y-axis direction is denoted by L15. L15 is, for example, 25 μm."
また、本例においては、中央位置Ｌｍの外側における第１の最外コンタクト領域１５‐１においてＰ＋型領域を確実に残すことができるので、この残された第１の最外コンタクト領域１５‐１によって半導体装置１００のオフ時における正孔引抜き作用を確保することができる。なお、本例において、Ｙ軸方向における第１の最外コンタクト領域１５‐１の長さをＬ１５とする。Ｌ１５は、例えば２５μｍである。
US2018182754(JP)
"[0122] Also, the distance from the end portion position P3 of the emitter region 12 to the end portion position P1 of the accumulation region 16 may be shorter than the distance from the end portion position P1 of the accumulation region 16 to the end portion position P4 of the contact region 15. Thereby, inhibition of extraction of holes by the accumulation region 16 can be suppressed. Also, electric field crowding at an end portion of the accumulation region 16 can be relaxed. The distance between the end portion positions P3 and P1 is preferably shorter than the distance from the end portion position P1 of the accumulation region 16 to the end portion position P2 of the contact hole 54."
また、エミッタ領域１２の端部位置Ｐ３から、蓄積領域１６の端部位置Ｐ１までの距離は、蓄積領域１６の端部位置Ｐ１から、コンタクト領域１５の端部位置Ｐ４までの距離よりも短くてよい。これにより、蓄積領域１６により、ホールの引抜が阻害されることを抑制できる。また、蓄積領域１６の端部における電界集中を緩和できる。端部位置Ｐ３からＰ１までの距離は、蓄積領域１６の端部位置Ｐ１から、コンタクトホール５４の端部位置Ｐ２までの距離より短いことが好ましい。
US2016204240
"[0073] According to FIG. 11, turn-on is accomplished when positive voltages are applied simultaneously to the gate electrode 9 (n MIS channel 100 active) and to the turn-on electrode 95. Turn-on will proceed in the classical manner known from for example GTOs. Once the thyristor is turned on, gate bias from gate electrode 95 can be withdrawn. Turn-off is accomplished applying negative bias to gate electrode 92 (p MIS channel 110 active). The turn-off action can be increased by applying negative bias to electrode 95 as well."
図１１によれば、ターンオンは、正電圧が同時にゲート電極９に印加されて（ｎ ＭＩＳチャネル１００がアクティブである）、電極９５をターンオンさせることによって実現される。ターンオンは、たとえばＧＴＯから知られる従来の方法に従って進行するであろう。一旦サイリスタがターンオンすると、ゲート電極９５からのゲートバイアスが引抜かれることができる。ターンオフは、負のバイアスをゲート電極９２に印加する（ｐ ＭＩＳチャネル１１０がアクティブである）ことによって達成される。ターンオフ動作は、同様に、電極９５への負のバイアスの印加によって増加されることができる。
US10468518(JP)
"With such a configuration, as viewed in a plan view, a distance d1 between the trench and the second conductive-type high concentration diffusion region becomes shorter than the distance d2 in the power MOSFET 900 according to the Background Art (see FIG. 8). Accordingly, the following effects are obtained. (1) At the time of the occurrence of an avalanche breakdown or reverse recovery of a body diode, carriers generated in a bottom portion of a trench (a place where carriers (for example, holes) are relatively easily generated) move a relatively small distance until the carriers are drawn to the electrode and hence, a high potential difference is minimally generated between a base region and a metal plug. Accordingly, a parasitic transistor (parasitic npn transistor) formed of a first conductive-type high concentration diffusion region (for example, n type), a base region (for example, p type) and a first conductive-type columnar region (for example, n type) is minimally turned on (see FIG. 8). (2) An area of “the boundary surface between the first conductive-type high concentration diffusion region and the base region” becomes narrow and hence, carriers in the base region minimally enter the first conductive-type high concentration diffusion region whereby, also from this point of view, the above-mentioned parasitic transistor (parasitic npn transistor) is minimally turned on (see FIG. 8)."
As a result, avalanche breakdown or di/dt breakdown minimally occurs and hence, it is possible to provide a power semiconductor device having large breakdown strength."
このような構成としたことにより、平面的に見てトレンチと第２導電型高濃度拡散領域との間隔ｄ１が、背景技術に係るパワーＭＯＳＦＥＴ９００における当該間隔ｄ２よりも短くなる（図８参照。）。従って、（１）アバランシェ降伏時及びボディダイオードの逆回復時において、（キャリア（例えばホール）が比較的発生しやすい場所である）トレンチの底部で発生したキャリアが電極に引き抜かれるまでの間に比較的短い距離を移動することとなり、ベース領域と金属プラグとの間に高い電位差が発生し難くなるため、第１導電型高濃度拡散領域（例えばｎ型）、ベース領域（例えばｐ型）及び第１導電型コラム領域（例えばｎ型）で構成される寄生トランジスタ（寄生ｎｐｎトランジスタ）がオンし難くなる（図８参照。）。また、（２）「第１導電型高濃度拡散領域とベース領域との境界面」の面積が狭くなりベース領域のキャリアが第１導電型高濃度拡散領域に入り込み難くなるため、この観点においても、上記した寄生トランジスタ（寄生ｎｐｎトランジスタ）がオンし難くなる（図８参照。）。
その結果、アバランシェ破壊又はｄｉ／ｄｔ破壊が起こり難くなり、破壊耐量の大きなパワー半導体装置となる。
EP2865028
"[012] In another embodiment, the present disclosure provides a multi-layer solar device comprising a pre-cleaned substrate having a surface substantially free of particulates, two electrodes in superposed relation disposed on the surface of the pre-cleaned substrate, and an active area comprising at least one donor material and at least one acceptor material, wherein the donor and acceptor materials are comprised of organic molecules located between the two electrodes."
別の実施態様において、本開示は、実質的に微粒子のない表面を有する事前に洗浄された基板、及び前記基板の表面に配列させた（disposed）少なくとも一つのドナー材料及び少なくとも一つのアクセプター材料を含む活性領域を含む多層ソーラーデバイスを提供し、ここで、前記ドナー及びアクセプター材料は有機分子からなる。
WO2018145070
"1. A substrate cleaning and drying apparatus, the apparatus
comprising:
a vertical substrate holder configured to hold and rotate the substrate at various speeds;
【請求項１】
基板洗浄および乾燥機器であって、
基板を保持して様々な速さで回転させるように構成された垂直基板ホルダと、
前記基板洗浄および乾燥機器の動作中に前記垂直基板ホルダを囲むように構成された内側シールドおよび外側シールドであって、前記内側シールドおよび前記外側シールドの各々は、他方のシールドから回転速さおよび方向のうちの少なくとも一方で独立して動作するように構成されている、内側シールドおよび外側シールドと、
正面側スプレージェットおよび背面側スプレージェットであって、前記正面側スプレージェットおよび前記背面側スプレージェットの各々は、少なくとも１つの流体を前記基板の両側と前記基板の縁へほぼ同時にスプレーするように構成されている、正面側スプレージェットおよび背面側スプレージェットと、
前記内側シールドおよび前記外側シールドのうちの少なくとも一方に近接して結合され、過剰な量の前記少なくとも１つの流体を除去するように構成されている少なくとも１つのタービンディスクと、
を備える機器。
US2020008275(JP)
"[0003] As one of the processes of manufacturing a semiconductor device, for example, there is a reforming process, represented by an annealing process, of heating a substrate in a process chamber by using a heating device and changing a composition or a crystal structure in a thin film formed on the surface of the substrate or repairing crystal defects or the like in the formed thin film. In the recent semiconductor devices, a reforming process for a high-density substrate on which a pattern having a high aspect ratio is formed is required along with miniaturization and high integration. A heat treatment method using an electromagnetic wave has been studied as a reforming method for such a high-density substrate."
半導体装置（半導体デバイス）の製造工程の一工程として、例えば、加熱装置を用いて処理室内の基板を加熱し、基板の表面に成膜された薄膜中の組成や結晶構造を変化させたり、成膜された薄膜内の結晶欠陥等を修復するアニール処理に代表される改質処理がある。近年の半導体デバイスにおいては、微細化、高集積化が著しくなっており、これに伴い、高いアスペクト比を有するパターンが形成された高密度の基板への改質処理が求められている。このような高密度基板への改質処理方法として電磁波を用いた熱処理方法が検討されている。
"[0049] Next, as one of the processes of manufacturing the semiconductor device by using the process furnace of the above-described substrate processing apparatus 100, for example, an example of a method of reforming (crystallizing) an amorphous silicon film as a silicon-containing film formed on a substrate will be described along a processing flow illustrated in FIG. 5. In the following description, the operations of the respective components constituting the substrate processing apparatus 100 are controlled by the controller 121. In addition, similar to the process furnace structure described above, even in the substrate processing process in the present embodiment, since the same recipe is used in the process furnace provided with a plurality of processing contents, that is, recipes, only the substrate processing process using one process furnace is described, and the description of the substrate processing process using the other process furnaces will be omitted."
次に、上述の基板処理装置１００の処理炉を用いて、半導体装置（デバイス）の製造工程の一工程として、例えば、基板上に形成されたシリコン含有膜としてのアモルファスシリコン膜の改質（結晶化）方法の一例について図５に示した処理フローに沿って説明する。以下の説明において、基板処理装置１００を構成する各部の動作はコントローラ１２１により制御される。また、上述した処理炉構造と同様に本実施形態における基板処理工程においても、処理内容、すなわちレシピについては複数設けられた処理炉において同一レシピを使用する為、一方の処理炉を使用した基板処理工程について説明するに留め、他方の処理炉を用いた基板処理工程の説明は省略する。
US10381241(JP)
As one of the processes of manufacturing a semiconductor device, there is an annealing process for heating a substrate in a process chamber using, for example, a heating device, to change the composition or crystal structure of a thin film formed on a surface of the substrate. In recent semiconductor devices, device structures such as 3DNAND have been designed in three dimensions. Thus, it is necessary to modify a film formed in a pattern shape with a high aspect ratio (hereinafter, referred to as an A/R).
However, it is difficult to uniformly modify a film formed in a pattern shape with a high aspect ratio, and in modification by lamp heating (flash lamp anneal: FLA) or modification by heating of a coil heater or the like (thermal anneal), it was difficult to process a film formed in corners of a pattern such as a deep groove only by modifying only the surface of the film.
半導体装置の製造工程の一工程として、例えば、加熱装置を用いて処理室内の基板を加熱し、基板の表面に成膜された薄膜中の組成や結晶構造を変化させるアニール処理がある。最近の半導体デバイスにおいては、３ＤＮＡＮＤなどデバイス構造の３次元化が進んでおり、アスペクト比（Ａｓｐｅｃｔ Ｒａｔｉｏ、以下、Ａ／Ｒと称する）が高いパターン形状に形成された膜の改質を行う必要が生じている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、アスペクト比が高いパターン形状に形成された膜を均一に改質することは難しく、ランプ加熱による改質（Ｆｌａｓｈ Ｌａｍｐ Ａｎｎｅａｌ：ＦＬＡ）やコイルヒータ等の加熱による改質（サーマルアニール）では、膜の表面のみの改質に留まり、深溝等のパターンの奥に形成された膜を処理することが困難であった。
EP1917289
"[0011] When processing conditions to form such thin and defect free membranes are found, it is often the case that changes to those conditions are detrimental to performance. As a result, much work on improved interfacial membranes has focused on ways to alter the membrane without changing the process used to initially form the membrane. One common means of affecting the character of a membrane is through the use of post treatments. Post treatments leading to improved permeability, improved rejection, and improved resistance to fouling have been disclosed previously."
このような薄い無欠陥膜を形成するプロセス条件を確立した場合、この条件を変更すると性能に悪影響を及ぼすことが多い。その結果、界面膜を改良する研究の多くは、最初に膜を形成するのに使用したプロセスを変更せずに膜を改質する方法に注目している。膜の性質を左右する手段としては後処理を利用するのが普通である。透過率、阻止率及び耐ファウリング性を向上させる後処理はこれまでに開示されている。
WO2013062831
"[0022] Generally, embodiments of the plasma etch methods described herein leverage damage mechanisms to etch low-k (and other dielectric) materials and leave a remainder of the etched film in good condition. Embodiments of the plasma etch methods described herein cyclically perform at least two separate plasma-based operations in-vaccuo (i.e., without breaking vacuum), and preferably in a same chamber for greatest throughput advantage."
概して、本明細書内に記載されるプラズマエッチング方法の実施形態は、低ｋ（及び他の誘電体）材料をエッチングし、エッチングされた膜の残りの部分を良好な状態で残すために損傷機構を利用する。本明細書内に記載されるプラズマエッチング方法の実施形態は、周期的に少なくとも２つの別個のプラズマベースの操作を真空中で（すなわち、真空を破ることなく）行い、好ましくは、最大スループットの利点のために同じチャンバ内で行う。
"During one of these operations, an anisotropic (directional) plasma modifies the bulk structure and/or composition of a portion of the dielectric film being etched to be more like silicon dioxide (Si02), or a silicon sub-oxide (SiOx). This film modification operation may be conceptualized as controllably and selectively damaging a portion of the dielectric film with the first plasma conditions. During a second of these operations, an isotropic (non-directional) condition removes the modified film portion (having the modified structure or composition) selectively over the underlying dielectric film having the bulk properties. These operations may be performed sequentially and repeatedly to achieve any desired cumulative amount of film removal (i.e., to achieve a desired etch depth). Through this separation of a bulk film etch into two distinct operations or operational modes, the design of the plasma conditions, as well as the design of the etch chamber to provide those conditions, has a significantly greater degree of freedom and/or larger process window."
これらの操作のうちの１つの間に、異方性（指向性）プラズマは、エッチングされる誘電体膜の一部のバルク構造及び／又は組成を改質し、これによって二酸化ケイ素（ＳｉＯ２）又はシリコン亜酸化物（ＳｉＯｘ）のようにする。この膜改質操作は、第１プラズマ条件で誘電体膜の一部に制御可能にかつ選択的に損傷を与えるものとして概念化することができる。これらの操作のうちの第２の操作の間に、等方性（無指向性）条件は、バルク特性を有する下地絶縁膜上に選択的に（改質された構造又は組成を有する）改質膜部分を除去する。これらの操作は、順次繰り返し実行し、これによって任意の所望の膜除去累積量を達成する（すなわち、所望のエッチング深さを達成する）ことができる。バルク膜のエッチングを２つの別個の操作又は動作モードに分離しているが、プラズマ条件の設計、並びにこれらの条件を提供するためのエッチングチャンバの設計は、大幅により大きな自由度及び／又はより大きなプロセスウィンドウを有する。
Affine space, Wikipedia
"Relation to projective spaces[edit]
Affine spaces are subspaces of projective spaces: an affine plane can be obtained from any projective plane by removing a line and all the points on it, and conversely any affine plane can be used to construct a projective plane as a closure by adding a line at infinity whose points correspond to equivalence classes of parallel lines.
Further, transformations of projective space that preserve affine space (equivalently, that leave the hyperplane at infinity invariant as a set) yield transformations of affine space. Conversely, any affine linear transformation extends uniquely to a projective linear transformation, so the affine group is a subgroup of the projective group. For instance, Möbius transformations (transformations of the complex projective line, or Riemann sphere) are affine (transformations of the complex plane) if and only if they fix the point at infinity."
"射影空間との関係
任意のアフィン空間は、ある射影空間の部分アフィン空間である。たとえば、アフィン平面は任意の射影平面から一つの直線（とその直線上のすべての点）を取り除くことで得られ、逆にアフィン平面に「無限遠直線」（無限遠直線上の点は直線の（平行移動による）同値類に対応する）を加えた閉包として射影平面を構築することができる。さらに、射影空間における（無限遠点の全体を集合として保つ）射影変換はアフィン空間におけるアフィン変換を引き起こし、逆に任意のアフィン変換は射影変換に一意的に拡張することができる。つまり、アフィン変換の全体は射影変換全体の成す集合の部分集合となっている。このような変換でよく知られたものとして、（射影直線あるいはリーマン球面上の射影変換である）メビウス変換が（複素平面上の変換として）アフィン変換を引き起こすのは、それが無限遠点を動かさないときであり、かつそのときに限る。"
WO2018067823
"[0086] The HEVC standard provides multiple inter prediction modes, including merge mode and advanced motion vector prediction (AMVP) mode. In merge mode, video encoder 20 and video decoder 30 generate matching merge motion vector (MV) candidate lists for a PU. The merge MV candidate list for the PU includes one or more merge candidates, which may also be referred to as motion vector predictors (MVPs). In HEVC, the merge MV candidate list contains up to 5 merge candidates. Each respective merge candidate in the merge MV candidate list specifies one or more motion vector(s) and one or more reference index(es). For example, a merge candidate may specify a List 0 motion vector and/or a List 1 motion vector, and may specify a List 0 reference index and/or a List 1 reference index. A List 0 motion vector is a motion vector that indicates a location in a reference picture in List 0. A List 1 motion vector is a motion vector that indicates a location in a reference picture in List 1. Video encoder 20 may signal a merge index that indicates a location in the merge MV candidate list of a selected merge candidate for the PU. Video decoder 30 may use the merge index to identify the selected merge candidate. Video decoder 30 may then use the motion vectors and reference indexes of the selected merge candidate as the motion vectors and reference indexes of the PU."
HEVC規格は、マージモードおよび高度動きベクトル予測(AMVP)モードを含む、複数のインター予測モードを提供する。マージモードでは、ビデオエンコーダ20およびビデオデコーダ30は、PUのための一致するマージ動きベクトル(MV)候補リストを生成する。PUのためのマージMV候補リストは1つまたは複数のマージ候補を含み、これらのマージ候補は動きベクトル予測子(MVP)とも呼ばれることがある。HEVCでは、マージMV候補リストは最大で5つのマージ候補を含む。マージMV候補リストの中の各々のそれぞれのマージ候補は、1つまたは複数の動きベクトルおよび1つまたは複数の参照インデックスを指定する。たとえば、マージ候補はリスト0動きベクトルおよび/またはリスト1動きベクトルを指定することがあり、リスト0参照インデックスおよび/またはリスト1参照インデックスを指定することがある。リスト0動きベクトルは、リスト0の中の参照ピクチャにおける位置を示す動きベクトルである。リスト1動きベクトルは、リスト1の中の参照ピクチャにおける位置を示す動きベクトルである。ビデオエンコーダ20は、PUのための選択されたマージ候補のマージMV候補リストにおける位置を示すマージインデックスをシグナリングし得る。ビデオデコーダ30は、マージインデックスを使用して選択されたマージ候補を特定し得る。ビデオデコーダ30は次いで、選択されたマージ候補の動きベクトルおよび参照インデックスを、PUの動きベクトルおよび参照インデックスとして使用し得る。
"[0156] In accordance with a technique of this disclosure, in affine inter mode (i.e., AF INTER) or affine merge mode (i.e., AF MERGE), the affine motion of each sub- block (e.g. 4x4 block) of a current block can be predicted or directly inherited from the extrapolated motion of its own neighbor blocks. In one example, the neighbor block is selected as the nearest neighbor affine block for each sub-block. In other words, a current block may be partitioned into a plurality of equally-sized sub-blocks (e.g., 4x4 sub-blocks). For each respective sub-block of the plurality of sub-blocks, the video coder may determine a nearest block that was predicted using an affine motion model. In cases where the respective sub-block is along a border of the current block, the nearest block that was predicted using an affine motion model may be outside the current block. For instance, for a top-left sub-block of the current block, the nearest block that was predicted using an affine motion model may be a block above and left of the top-left sub-block. Similarly, for a top-right sub-block of the current block, the nearest block that was predicted using an affine motion model may be a block above the top-right sub-block or a block above and right of the top-right sub-block. For a sub- block in the interior of the current block, the nearest block that was predicted using an affine motion model may be another sub-block of the current block that is above or left of the sub-block."
本開示の技法によれば、アフィンインターモード(すなわち、AF_INTER)またはアフィンマージモード(すなわち、AF_MERGE)において、現在のブロックの各サブブロック(たとえば、4×4のブロック)のアフィン動きは、それ自体の隣接ブロックの外挿された動きから予測され、または直接継承され得る。一例では、隣接ブロックは、各サブブロックのための最も近い隣接アフィンブロックとして選択される。言い換えると、現在のブロックは、複数の等しいサイズのサブブロック(たとえば、4×4のサブブロック)へと区分され得る。複数のサブブロックの各々のそれぞれのサブブロックに対して、ビデオコーダは、アフィン動きモデルを使用して予測された最も近いブロックを決定し得る。それぞれのサブブロックが現在のブロックの境界に沿っている場合、アフィン動きモデルを使用して予測された最も近いブロックは、現在のブロックの外側にあり得る。たとえば、現在のブロックの左上のサブブロックに対して、アフィン動きモデルを使用して予測された最も近いブロックは、左上のサブブロックの上および左のブロックであり得る。同様に、現在のブロックの右上のサブブロックに対して、アフィン動きモデルを使用して予測された最も近いブロックは、右上のサブブロックの上のブロックまたは右上のサブブロックの右上のブロックであり得る。現在のブロックの内部のサブブロックサブブロックに対して、アフィン動きモデルを使用して予測された最も近いブロックは、サブブロックの上または左の現在のブロックの別のサブブロックであり得る。
