US2019312156
[0107] Furthermore, although many embodiments described pertain to directly contacting a semiconductor with a metal foil as a metal source.
【０１０８】
更に、記載した実施形態の多くは、半導体を、金属供給源としての金属箔に直接接続することに関するが、
Concepts described herein can also be applicable to solar applications (e.g., HIT cells) where a contact is made to a conductive oxide, such as indium tin oxide (ITO), rather than contacting a semiconductor directly.
本明細書に記載した概念は、コンタクトを、半導体と直接接触させるのではなく、導電性酸化物、例えば酸化インジウムスズ（ＩＴＯ）に対して作製する太陽電池（ｓｏｌａｒ）用途（例えばＨＩＴ電池）にも適用可能である。
Additionally, embodiments can be applicable to other patterned metal applications, PCB trace formation.
加えて、実施形態は、他のパターニング金属用途、例えばＰＣＢ配線形成に適用可能である。
US9536730
[0007] Such dry etching processes also typically render the resist mask extremely difficult to remove.
【０００７】
このような乾式エッチング法では、一般に、レジスト・マスクを除去することも極めて難しい。
For example, in complex semiconductor devices such as advanced DRAMS and logic devices with multiple layers of back end lines of interconnect wiring,
例えば複雑な半導体デバイス（例えば、相互接続配線を形成する多数の層を有する先端ＤＲＡＭや論理デバイス）では、
reactive ion etching (RIE) is used to produce vias through the interlayer dielectric to provide contact between one level of silicon, silicide or metal wiring to the next level of wiring.
反応性イオン・エッチング（ＲＩＥ）を利用して層間誘電体にビアを設け、１つのレベルのシリコン又はケイ化物又は金属配線を次のレベルの配線と接触させている。
These vias typically expose, Al, AlCu, Cu, Ti, TiN, Ta, TaN, silicon or a silicide such as, for example, a silicide of tungsten, titanium or cobalt.
これらのビアは、一般に、Ａｌ、ＡｌＣｕ、Ｃｕ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、シリコン、ケイ化物（例えばケイ化タングステン、ケイ化チタン、ケイ化コバルト）を露出させる。
The RIE process, for example, leaves a residue on the involved substrate comprising a complex mixture
例えばＲＩＥ法では、関係する基材の表面に複雑な混合物を含む残留物が残る。
that may include, for example, re-sputtered oxide material, polymeric material derived from the etch gas, and organic material from the resist used to delineate the vias.
その混合物には、例えば、再スパッタされた酸化物材料、エッチング・ガスに由来するポリマー材料、ビアを区画するのに用いたレジストからの有機材料が含まれる可能性がある。
[0012] Therefore, there is a need in the art for a cleaning composition for
back end of the line cleaning operations that effectively cleans substrates comprising porous interlayer dielectric layers,
【００１２】
したがって、配線形成工程のクリーニング操作を目的として、多孔質層間誘電層を含む基材を効果的にクリーンにするだけでなく、
but does not significantly etch metals (e.g., Cu, Al) or the porous low-k dielectrics,
金属（例えばＣｕ、Ａｌ）又は多孔質低ｋ誘電層を顕著にはエッチングせず、
and that does not significantly negatively impact the dielectric constant of the porous low-k films.
多孔質低ｋ層の誘電率に大きなマイナスの影響も与えない
クリーニング用組成物が従来から必要とされている。
[0171] Example 95O, shown in FIG. 1, can be also applied to Aluminum Back End of the Line (Al BEOL) clean. FIG. 1 demonstrates that the residue on an Al pattern wafer can be effectively removed at 25° C. for 1 min.
【０１６３】
図１に示した実施例９５Ｏは、アルミニウム配線形成工程（Ａｌ ＢＥＯＬ）のクリーニングにも適用できる。図１は、Ａｌパターンを有するウエハ上の残留物を２５℃にて１分間で効果的に除去できることを証明している。
Back end of line, Wikipedia
The back end of line (BEOL) is the second portion of IC fabrication where the individual devices (transistors, capacitors, resistors, etc.) get interconnected with wiring on the wafer, the metalization layer. Common metals are copper and aluminum.[1] BEOL generally begins when the first layer of metal is deposited on the wafer. BEOL includes contacts, insulating layers (dielectrics), metal levels, and bonding sites for chip-to-package connections.
配線工程、ウィキペディア
配線工程またはバックエンド（back end of line、BEOL）とは、半導体製造における2番目の工程であり、それぞれのデバイス（トランジスタ、キャパシタ、抵抗など）がメタル層によって配線される。 配線材料として以前はアルミニウム配線が使われていたが、その後銅配線に置き換わった[1] 。 ウェハー上に最初のメタル層が成膜されてからがBEOLである。
US8861218
These complex packaging strategies add to the cost of the sensor and limit the sensors ability to be fully integrated in a standard back and of the line (BEOL) or standard packaging flow.
これらの複雑なパッケージング方法は、センサのコストを上昇させ、また、標準的な配線形成工程（ＢＥＯＬ）又は標準的なパッケージングフローにセンサを完全に組み込む可能性を制限する。
US9107330
Similarly, vias 11 can be made through metallization by any traditional plating techniques such as copper, silver, etc., conductive epoxy, or solder.
同様に、ビア群１１は、いずれかの従来のメッキ法による銅、銀などの配線形成により形成するか、または導電性エポキシまたは半田により形成することができる。
US10128150
Exemplary applications include
【００１５】
例示的な用途には、
“front-end of line” applications, such as spacer layers and strain-inducing layers used to control stress of an underlying film
下位膜の応力の制御に使用されるスペーサ層及び起歪層などの「ラインのフロントエンド」、
and “back-end of line” applications, such as barrier materials and interconnect formation.
並びにバリア材料及び配線形成などの「ラインのバックエンド」などが含まれる。
US10658307
In embodiments of the invention, a subsequent layer of dielectric material may be formed over the conductive traces 263
本発明の複数の実施形態において、誘電材料の後続の層は、複数の導電配線２６３上に形成されてよく、
and the laser drilling, via formation, and conductive trace formation may be repeated until the desired number of layers are formed.
レーザドリル、ビア形成および導電配線形成は、所望の数の層が形成されるまで繰り返されてよい。
US9716033
[0089] The structures of FIGS. 10A-10F are
【００５４】
図１０Ａ乃至図１０Ｆの構造は、
suitable for subsequent processing including but not limited to photolithography-based interconnect routing or underbump metallization to support wirebonding or flip-chip packaging.
ワイヤ・ボンディングまたはフリップチップ・パッケージングをサポートするためのフォトリソグラフィーに基づいた配線引き回しまたはアンダーバンプ金属被覆を含む（しかし、これに限定されない）後続の処理に適している。
This processing typically includes the formation of an electrically insulating material on the exposed thinned substrate side 21 to provide electrical isolation for the interconnect routing or underbump metallization.
この処理は、典型的には、薄くされた基板２１の露出された側上に電気的に絶縁性の材料を形成して配線形成またはアンダーバンプ金属被覆のために電気的な絶縁を形成することを含んでいる。
US7820540
Avoidance of rinsing and drying steps enables the rapid and successive processing of the one or more openings 18 following by the metallization.
洗浄および乾燥のステップの省略により、金属配線形成前の、１つまたは複数の開口部１８の迅速かつ連続的なプロセスが可能となる。
Alternatively, the non-contact patterning apparatus 208 may be a particle-beam generating apparatus that forms the one or more openings 18 in the dielectric layer 16 , such as an ion milling apparatus.
また、これに代わるものとして、非接触パターン形成装置２０８は、イオンミリング装置のような、誘電体層１６に１つまたは複数の開口部１８を形成する粒子ビーム発生装置であってもよい。
US7765691
[0056] Referring next to FIGS. 4a - 8 by way of example, embodiments of the present invention
【００５４】
例として図４ａ‐８を参照すると、本発明の実施形態は、
comprise providing interconnects according to a predetermined interconnect pattern on the via-defining substrate using laser assisted metallization.
レーザ支援メタライゼーションを利用してビア画定基板に所定の配線パターンで配線形成することを含む。
Laser assisted metallization will be explained in further detail below with respect to the embodiment of FIGS. 4a - 8 .
レーザ支援メタライゼーションを、図４ａ‐８の実施形態を利用して以下でさらに詳述する。
