縦型ゲート

US10861931(CREE INC [US])
[0044] Vertical gate trench MOSFETs that are formed using silicon carbide or various other wide band-gap semiconductor materials may be more difficult to fabricate
【００３４】
  炭化ケイ素、又は、様々な他のワイド・バンド・ギャップ半導体材料を使用して形成される縦型ゲート・トレンチＭＯＳＦＥＴは、製作するのがより困難であり得るものであり、

because it can be more difficult to chemical etch these materials than Si,
なぜならば、これらの材料を化学エッチングすることは、Ｓｉより困難であり得るものであり、

and in addition it may be more difficult to consistently dope these semiconductor materials. 
加えて、これらの半導体材料を、一貫性をもってドープすることは、より困難であり得るからである。

US11270905(APPLIED MATERIALS INC [US])
[0021] Vertical gate 3D memory cells are being explored for 3D NAND technologies to reduce cost as the number of memory cell layers increase.
【００１６】
  ［００２０］３次元ＮＡＮＤ技術では、メモリセル層数の増加に伴うコストダウンのため、縦型ゲート３次元メモリセルが検討されている。

Oxide/silicon and oxide/nitride layer stacks are useful due to material integration advantages, but with an increasing number of memory cell layers, thickness of the layers becomes a limiting factor.
酸化物／シリコン層、酸化物／窒化物層のスタックは、材料集積の利点から有用だが、メモリセル層数の増加に伴い、層の厚さが限定要因となる。

Thus, while there is an interest in reducing the thickness of the memory cell layers,
そのため、メモリセル層の厚さを薄くすることが注目されているが、

issues of oxide quality (i.e. breakdown voltage), silicon resistivity, and high aspect ratio etching persist with the reduced layer thickness.
酸化物の品質（すなわち、降伏電圧）、シリコンの抵抗率、高アスペクト比エッチング等の問題は、層の厚さを薄くしても解決されることはない。

貫通孔、貫通電極

US10937726(APPLIED MATERIALS INC [US])
 Yet, the formation of features in silicon interposers, such as through-silicon vias (TSVs), is still difficult and costly.
しかしながら、シリコン貫通電極（ＴＳＶ）のようなシリコンインターポーザにおけるフィーチャの形成は、依然として困難であり、かつコストがかかる。

In particular, high costs are imposed by high-aspect-ratio silicon via etching, chemical mechanical planarization, and semiconductor back end of line (BEOL) interconnection.
特に、高アスペクト比シリコンビアエッチング、化学機械的平坦化、及び半導体バックエンドオブライン（ＢＥＯＬ）相互接続によって、高いコストが課される。

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[0037] One or more through-assembly holes or vias 113 (hereinafter referred to as “through-assembly vias”) are formed through the insulating layer 118 where the insulating layer 118 extends into the core vias 103 .
【００２１】
  ［００３６］  １つ又は複数のアセンブリ貫通孔（ｔｈｒｏｕｇｈ－ａｓｓｅｍｂｌｙ  ｈｏｌｅ）又はビア１１３（以下、「アセンブリ貫通ビア」と称される）が、絶縁層１１８を通して形成され、絶縁層１１８が、コアビア１０３内に延びる。

For example, the through-assembly vias 113 may be centrally formed within the core vias 103 having the insulating layer 118 disposed therein.
例えば、アセンブリ貫通ビア１１３は、内部に絶縁層１１８が配置されたコアビア１０３内で中央に形成されうる。

Accordingly, the insulating layer 118 forms one or more sidewalls of the through-assembly vias 113 , wherein the through-assembly vias 113 have a diameter V2 lesser than the diameter V1 of the core vias 103 .
従って、絶縁層１１８は、アセンブリ貫通ビア１１３の１つ又は複数の側壁を形成し、ここでアセンブリ貫通ビア１１３は、コアビア１０３の直径Ｖ_１よりも小さい直径Ｖ_２を有している。

In one embodiment, the through-assembly vias 113 have a diameter V2 less than about 100 μm, such as less than about 75 μm.
１つの実施形態では、アセンブリ貫通ビア１１３は、約１００μｍ未満（約７５μｍ未満など）の直径Ｖ_２を有する。

For example, the through-assembly vias 113 have a diameter V2 less than about 50 μm, such as less than about 35 μm.
例えば、アセンブリ貫通ビア１１３は、約５０μｍ未満（約３５μｍ未満など）の直径Ｖ_２を有する。

In one embodiment, the through-assembly vias 113 have a diameter of between about 25 μm and about 50 μm, such as a diameter of between about 35 μm and about 40 μm.
１つの実施形態では、アセンブリ貫通ビア１１３は、約２５μｍと約５０μｍとの間の直径（約３５μｍと約４０μｍとの間の直径など）を有する。

US2022020692(MURATA MANUFACTURING CO [JP])
[0007] The present inventor has conducted intensive studies in order to solve the above problems,
【０００６】
  本発明者は、上記課題を解決するために鋭意検討し、

and have found that a wiring length can be shortened by disposing an electronic component between an interposer electrode and a Si base layer, which are components of an interposer, and connecting through Si vias (TSVs) penetrating the Si base layer to a component electrode of the electronic component, thereby completing the present disclosure for reducing parasitic impedance.
インターポーザの構成要素であるインターポーザ電極とＳｉベース層との間にそれぞれ電子部品を配置し、Ｓｉベース層を貫通するＳｉ貫通ビア（Trough Silicon Via: TSV）を電子部品の部品電極に接続することにより配線長を短くできるとの知見を得て、寄生インピーダンスを低減させる本開示を完成するに至った。

That is, the present disclosure includes the following embodiments.
すなわち、本開示は、以下の実施形態を含む。

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[0115] (Method for Manufacturing Composite Component)
【００６０】
（複合部品の製造方法）

[0116] Next, a method for manufacturing the composite component 1 will be described.
次に、複合部品１の製造方法について説明する。

[0117] A method for manufacturing the composite component 1 includes an electronic component adhering step of forming the adhesive layer 11 on the Si base layer 3 and adhering the electronic component 10 onto the Si base layer 3 with the adhesive layer 11 interposed therebetween;
複合部品１の製造方法は、Ｓｉベース層３上に接着層１１を形成して、Ｓｉベース層３上に接着層１１を介して電子部品１０を接着する電子部品接着工程と、

a Si support bonding step of bonding the Si support 19 on the electronic component 10 ;
 電子部品１０上にＳｉサポート１９を貼合するＳｉサポート貼合工程と、

a Si base layer thinning step of thinning the Si base layer 3 ;
Ｓｉベース層３を薄化するＳｉベース層薄化工程と、

a through hole forming step of forming a through hole 25 in the thinned Si base layer 3 and the adhesive layer 11 to expose the component electrode 10 b of the electronic component 10 ;
薄化されたＳｉベース層３および接着層１１に貫通孔２５を形成して、電子部品１０の部品電極１０ｂを露出させる貫通孔形成工程と、

and a through Si via forming step of forming the through Si via 7 in the through hole 25 by electrolytic plating.
電解めっきにより貫通孔２５にＳｉ貫通ビア７を形成するＳｉ貫通ビア形成工程と
を含む。

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[0089] More specifically, the interposer structure 2 includes
より具体的には、インターポーザ構造２は、

the Si base layer 3 having the first main surface 3 a and the second main surface 3 b facing each other,
互いに対向する第１主面３ａおよび第２主面３ｂを有するＳｉベース層３と、

the rewiring layer 5 formed on the first main surface 3 a ,
第１主面３ａ上に形成されている再配線層５と、

the through Si via 7 which is a through electrode and electrically connected to the rewiring layer 5 and penetrating the Si base layer 3 ,
再配線層５と電気的に接続しＳｉベース層３内を貫通する貫通電極であるＳｉ貫通ビア７と、

the interposer electrode 16 facing the second main surface 3 b , and the adhesive layer 11 .
 第２主面３ｂと対向するインターポーザ電極１６と、接着層１１とを有する。