WO2016186823
In some implementations, the circuit calculates, e.g., using arithmetic circuitry, a least common multiple of batch sizes across all layers in the neural network.
【0057】
いくつかの実現例では、回路は、たとえば演算回路を使用して、ニューラルネットワーク内の全ての層にわたるバッチサイズの最小公倍数を算出する。
The circuit can then process a minimum number of inputs equal to or greater than the least common multiple at each layer before processing subsequent layers.
次いで、回路は、後続の層を処理する前に、各層において最小公倍数以上の最小数の入力を処理することができる。
In other words, the circuit can determine whether to (1) process a batch at a subsequent layer or (2) process another batch at a current layer based on the least common multiple.
言い換えれば、回路は、(1)後続の層においてバッチを処理するか、(2)最小公倍数に基づいて現在の層において別のバッチを処理するかを判断することができる。
For example, the least common multiple of the batch sizes for Layers 1-6 602-612 is 32. After processing one batch at Layer 1, the circuit can determine that Layer 1 generated only 1 output, which is less than the least common multiple of 32.
たとえば、層1~6 602~612のバッチサイズの最小公倍数は32である。層1において1つのバッチを処理した後、回路は、層1が32という最小公倍数未満の1個の出力のみを生成したと判断することができる。
Therefore, the circuit can determine to process another batch at Layer 1, at which point a total of 2 outputs have been generated.
したがって、回路は、層1において別のバッチを処理すると判断することができ、この時点で合計2個の出力が生成されている。
The circuit can continue generating outputs until 32 outputs, i.e., the least common multiple, have been generated at Layer 1.
回路は、層1において32個、すなわち最小公倍数の出力が生成されるまで出力を生成し続けることができる。
Then, the circuit can proceed to process a batch at a subsequent layer. In some implementations, each layer output is stored in a unified buffer, e.g., unified buffer 208 of FIG. 2.
次いで、回路は、後続の層においてバッチを処理することに進むことができる。いくつかの実現例では、各々の層出力は、統合バッファ、たとえば図2の統合バッファ208に格納される。
WO2017127269
[0005] In various embodiments, the sensors may be implemented using ring oscillators.
【0005】
様々な実施形態では、センサは、リングオシレータを使用して実現してもよい。
In one embodiment, each sensor may include two separate ring oscillators having different characteristics.
一実施形態では、各センサは、特性の異なる2つの別個のリングオシレータを含んでもよい。
The different characteristics may be indicated by respective characteristic polynomials.
異なる特性は、対応する特性多項式によって示してもよい。
Frequencies may be obtained from both ring oscillators, and voltage and, using the respective characteristic polynomials, computation circuitry may solve for voltage.
両方のリングオシレータから周波数を取得してもよく、電圧、及び対応する特性多項式を用いて、演算回路は電圧について解いてもよい。
In another embodiment, a single ring oscillator may be implemented with specially configured inverters capable of receiving variable input and bias voltages.
別の実施形態では、単一のリングオシレータを、可変入力及びバイアス電圧を受信することができるように特別に構成されたインバータを用いて実現してもよい。
Voltage and temperature may be determined using s multiple sensing technique.
電圧及び温度は、多重検知技術を使用して決定してもよい。
WO2012003381
[0013] Embodiments of the present invention may provide circuits to isolate unused circuitry for one standard from operating circuitry for the other standard.
【0012】
本発明の実施形態は、一方の規格用の未使用の回路網を他方の規格用の演算回路から分離する回路を提供する。
In a specific example, resistors, PiN diodes, multiplexers, or other components or circuits may be used to isolate two transmitter circuits from each other.
特定の一例において、抵抗器、PiNダイオード、マルチプレクサ、あるいは他の構成要素又は回路は、2つの送信機回路を互いに分離するために使用される。
Coupling capacitors and inductors may be used as DC blocks and AC filters to isolate circuits.
結合コンデンサ及びインダクタは、回路を分離するためのDCブロック及びACフィルタとして使用される。
EP3547120
[0070] A plurality of cores 1201, 1203, 1205, and 1207 provide non-tile based instruction support.
【0119】
複数のコア1201、1203、1205、および1207は、非タイルベースの命令サポートを提供する。
In some embodiments, matrix operations circuitry 1251 is provided in a core 1203, and in other embodiments matrix operations circuitry 1211 and 1213 are accessible on the ring interconnect 1245.
いくつかの実施形態では、行列演算回路1251はコア1203内に設けられ、他の実施形態では、行列演算回路1211および1213はリングインターコネクト1245上でアクセス可能である。
WO2017204966
The processor 510 may be a CPU, a microprocessor or any other type of processing or computing circuit
【0052】
プロセッサ510は、CPU、マイクロプロセッサ、またはその他の任意のタイプの処理回路または演算回路であってもよく、
and may be included on a chip die with all or any combination of the remaining features,
残りの機能のすべてまたは任意の組み合わせを有するチップダイに含まれてもよく、
or one or more of the remaining features may be electrically coupled to the microprocessor die through known connections and interfaces.
または残りの機能の1つまたは複数は、既知の接続およびインターフェースを介してマイクロプロセッサダイと電気的に結合していてもよい。
The connections that are shown are merely illustrative as other connections between or among the elements depicted may exist depending, for example, on chip platform, functionality, or application requirements.
図示されている接続は単なる例示であり、例えばチッププラットフォーム、機能またはアプリケーション要件に応じて、図示されている要素間のその他の接続が存在する可能性がある。
WO2012006035
FIG. 3 illustrates a functional block diagram of a VHT communication station in accordance with some embodiments.
【0024】
図3は、本発明の幾つかの実施形態に従うVHT通信ステーションの機能ブロック図を例示する。
VHT communication station 300 may include, among other things,
VHT通信ステーション300は、とりわけ、
front-end circuitry 310 to receive signals through spatially-diverse antennas 31 1,
空間的な多様性のあるアンテナ311を介して信号を受信するためのフロントエンドの回路310、
a short-preamble detection module 302, a guard-interval detection module 304,
短いプリアンブルの検出モジュール302、ガード区間の検出モジュール304、
logical OR' circuitry 306, and medium-access control (MAC) layer circuitry 308.
論理OR演算回路306および媒体アクセス制御(MAC)層回路308、を含むことができる。
VHT communication station 300 may be suitable for use as VHT communication station 102 (FIG. 1), although other configurations may also be suitable.
VHT通信ステーション300はVHT通信ステーション102(図1)としての用途に適していてもよいし、さらに他の構成態様においても適切であり得る。
EP3553937
[0138] The converted change in position value 1820 and the estimated initial position 1822 are combined by a combiner 1830 (e.g., adder or other arithmetic circuitry) to generate a combined estimated angle 1832 (e.g., an estimated position of the motor).
【0138】
変換された位置の値1820の変化及び推定初期位置1822は、結合された推定角度1832(例えば、モーターの推定位置)を生成するため、結合器1830(例えば、加算器又は他の演算回路)によって結合される。
The combined estimated angle 1832 includes or corresponds to the estimated position 366 of FIG. 3 .
結合された推定角度1832は、図3の推定位置366を含むか、これに対応している。
WO2019063112
[0004] After completion of device level and interconnect level fabrication processes, the semiconductor devices on the wafer are separated into micro-chips (i.e., chips), and the final product is packaged.
【0004】
デバイス・レベルおよび相互接続レベルの製造プロセスが完了した後、ウェーハ上の半導体デバイスは複数のマイクロチップ(すなわちチップ)に分離され、最終製品がパッケージングされる。
IC (or chip) packaging typically involves encasing the silicon chip(s) inside a hermetically sealed plastic, metal or ceramic package that prevents the chip(s) from being damaged by exposure to dust, moisture or contact with other objects.
IC(またはチップ)パッケージングは通常、ダストもしくは水分にさらされることによってまたは他の物体と接触することによってチップが傷つくことを防ぐ気密封止されたプラスチック、金属またはセラミック・パッケージにシリコン・チップを入れることを含む。
IC packaging also allows easier connections to a PCB. The purpose of a PCB is to connect ICs and discreet components together to form larger operational circuits.
ICパッケージングはさらに、PCBへのより容易な接続を可能にする。PCBの目的は、ICおよび個別構成部品を互いに接続してより大きな演算回路を形成することである。
Other parts that can be mounted to the PCB include card sockets, microwave connectors, and the like.
PCBに装着することができる部品にはこの他、カード・ソケット、マイクロ波コネクタなどがある。