WO2019083939
[00349] Various system and methods described may be fully implemented and/or controlled in any number of computing devices. Typically, instructions are laid out on computer readable media, generally non-transitory, and these instructions are sufficient to allow a processor in the computing device to implement the method of the invention.
説明される様々なシステムおよび方法は、任意の数のコンピューティングデバイスで完全に実施および/または制御されてもよい。典型的には、命令は、一般的に非一時的なコンピュータ可読媒体上に配置され、これらの命令は、コンピューティングデバイス内のプロセッサが本発明の方法を実施できるようにするのに十分である。
The computer readable medium may be a hard drive or solid state storage having instructions that, when run, are loaded into random access memory.
コンピュータ可読媒体は、実行時にランダムアクセスメモリに展開される命令を有するハードドライブまたはソリッドステートストレージであってもよい。
US9425760
2) restoring the state of the baseband subsystem (e.g., specific registers, memory, software, firmware, etc.). This step may involve loading data stored in non-volatile memory to volatile memory for use, e.g., for performing cellular transmission/reception;
2)ベースバンドサブシステム(例えば特定のレジスタ、メモリ、ソフトウェア、ファームウェアなど)の状態の復元。このステップは、例えばセルラ送信/受信の実行のための使用のために、不揮発性メモリに記憶されたデータを揮発性メモリに展開することを含みうる。
EP2691908
[0234] Physical memory map 1304 may reflect the location of elements with physical memory.
[0233] 物理メモリマップ1304は、物理メモリによって要素の位置を反映してもよい。
Portions of elements in physical memory may be spread across the memory in non-contiguous segments or blocks. Furthermore, portions of elements in physical memory may be spread across the memory in arbitrary order.
物理メモリの要素の一部は、メモリにおいて不連続なセグメント又はブロックに展開されてもよい。さらに、物理メモリの要素の一部は、任意の順序によりメモリに展開されてもよい。
WO2013152357
[0070] In contrast to the existing solutions, the technology described herein provides for methods of handling data and data structures that are cache conscious and I/O conscious at the same time.
既存の解決策と対照的に、本明細書及び特許請求の範囲記載の手法により、データ構造及びデータを扱う方法は、同時にキャッシュを意識し、かつ、I/Oを意識するものである。
The technology may be deployed atop of certain types of flash memory or atop a generalized permanent storage interface layer that requires no changes in the HDB in order to support different types of nonvolatile memory.
上記手法は、各種の不揮発性メモリをサポートするためにHDBにおける変更を必要としない汎用永続性記憶インタフェース層上に、又は特定のタイプのフラッシュ・メモリ上に展開し得る。
US2020114874(JP)
[0045] The communication monitoring device 20 is a computer including a processor 21, a main memory 22, a storage 23, and an interface 24. The storage 23 stores a communication monitoring program P2.
通信監視装置20は、プロセッサ21、メインメモリ22、ストレージ23、インタフェース24を備えるコンピュータである。ストレージ23は、通信監視プログラムP2を記憶する。
The processor 21 reads the communication monitoring program P2 from the storage 23, expands it in the main memory 22, and executes processing according to the communication monitoring program P2.
プロセッサ21は、通信監視プログラムP2をストレージ23から読み出してメインメモリ22に展開し、通信監視プログラムP2に従った処理を実行する。
The communication monitoring device 20 is connected to the wide area network W through the interface 24. Further, the communication monitoring device 20 is connected to an input and output device (not shown) through the interface 24.
通信監視装置20は、インタフェース24を介して広域ネットワークWに接続される。また通信監視装置20は、インタフェース24を介して図示しない入出力装置に接続される。
EP3674874(JP)
[0045] If it is determined by active screen determination unit 402 that the screen that has received the operation is the active screen, operation reception unit 401 supplies the app ID indicating that app to app startup control unit 403 when the operation is an operation for starting up an app.
操作受付部401は、操作を受け付けた画面がアクティブ画面判断部402によりアクティブ画面であると判断された場合、その操作がアプリを起動させる操作であれば、そのアプリを示すアプリIDをアプリ起動制御部403に供給する。
App startup control unit 403 reads out programs, data, parameters, and the like relating to the app identified by the supplied app ID and expands them to the memory, and thus starts up the app.
アプリ起動制御部403は、供給されたアプリIDにより識別されるアプリに関連するプログラム、データ及びパラメータ等を読み出してメモリに展開し、そのアプリを起動する。
US2020223438(JP)
As described below, the memory 102 can further store a flag indicating that a movement history exists and a flag indicating that an FSN history exists.
メモリ102にはさらに、後述する、移動履歴の有無を示すフラグ、FSN履歴の有無を示すフラグが格納され得る。
The CPU 101 functions as a setting control unit by expanding and executing the program for setting a target vehicle P1 stored in the memory 102 in the readable/writable memory, and functions as a driving assistance control unit by similarly executing the program for driving assistance P2.
CPU101はメモリ102に格納されている制御対象車両設定プログラムP1を読み書き可能なメモリに展開して実行することによって設定制御部として機能し、同様に運転支援プログラムP2を実行することによって運転支援制御部として機能する。
The CPU 101 may be a single CPU, a plurality of CPUs that execute each program, or a multithreading CPU capable of simultaneously executing a plurality of programs.
なお、CPU101は、単体のCPUであっても良く、各プログラムを実行する複数のCPUであっても良く、あるいは、複数のプログラムを同時実行可能なマルチスレッドタイプのCPUであっても良い。
EP3683764(JP)
[0067] The first input circuit 201, the first arithmetic circuit 202, the output circuit 204, the second input circuit 221, and the second arithmetic circuit 222 may be configured by a processing circuit including a processor such as a CPU or a DSP.
第一入力回路201、第一演算回路202、出力回路204、第二入力回路221及び第二演算回路222は、CPU又はDSP等のプロセッサを含む処理回路で構成され得る。
The first memory 203 and the second memory 223 are each achieved, for example, by a semiconductor memory such as a ROM, a RAM, or a flash memory, a hard disk drive, or a storage device such as an SSD (solid-state drive).
第一メモリ203及び第二メモリ223は、例えば、ROM、RAM、フラッシュメモリなどの半導体メモリ、ハードディスクドライブ、又は、SSD(Solid State Drive)等の記憶装置によって実現される。
The first memory 203 and the second memory 223 may be integrated together as a single memory. The processor executes commands described in a computer program loaded onto the memory. As a result, the processor achieves various functions.
第一メモリ203及び第二メモリ223は、1つのメモリにまとめられてもよい。プロセッサは、メモリに展開されたコンピュータプログラムに記述された命令群を実行する。これにより、プロセッサは種々の機能を実現することができる。