US8145171
[0005] A wireless device such as a cellular phone typically includes one or more receivers.
【0003】
携帯電話のような無線装置は一般に、一つまたはそれ以上の受信機を含む。
Each receiver may receive an input radio frequency (RF) signal, process (e.g., amplify, downconvert, and filter) the input RF signal, and provide an analog baseband signal.
各受信機は、入力無線周波数(RF)信号を受信し、この入力RF信号を処理し(例えば増幅し、ダウンコンバートし、そしてフィルタリングする)、そしてアナログのベースバンド信号を供給し得る。
The receiver(s) may be implemented on an RF integrated circuit (RFIC), which may include other circuits such as one or more analog-to-digital converters (ADCs).
この受信機は、一つまたはそれ以上のアナログ/デジタルコンバータ(ADC)のようなその他の回路を含み得るRF集積回路(RFIC)上に実装され得る。
An ADC may receive a clock signal from an integrated circuit (IC) external to the RFIC, digitize an analog baseband signal from an associated receiver with the clock signal, and provide digital samples to the external IC.
ADCは、このRFIC外部の集積回路(IC)からクロック信号を受信し、対応する受信機からのアナログベースバンド信号をこのクロック信号でデジタル化し、そしてデジタルサンプルを外部ICに供給する。
The clock signal may include undesired spurs, which are undesired spectral components.
このクロック信号は、望ましくないスペクトル成分である望ましくないスプリアス(spur)を含み得る。
The spurs may degrade the performance of the receiver(s) on the RFIC.
このスプリアスは、RFIC上の受信機の性能を低下させるだろう。
[0051] FIG. 9 shows an exemplary design of a process 900 for operating a receiver implemented on an integrated circuit.
図9は、集積回路上に実装された受信機を動作させる処理900の典型的な設計を示す。
A first clock signal having spurs due to abrupt frequency jumps may be received, e.g., from a fractional-N frequency synthesizer implemented on the same integrated circuit or another integrated circuit (block 912 ).
突発的周波数ジャンプによるスプリアスを有する第1クロック信号が、例えば同じ集積回路または別の集積回路上に実装されたフラクショナルNの周波数シンセサイザから受信され得る(ブロック912)。
The first clock signal may be generated based on a reference signal and a non-integer divider ratio between the frequency of the first clock signal and the frequency of the reference signal.
第1クロック信号は、参照信号、並びに第1クロック信号の周波数と参照信号の周波数との間の非整数分周比に基づいて生成され得る。
A second clock signal having reduced spurs may be generated based on the first clock signal, e.g., with an integer-N PLL implemented on the integrated circuit (block 914 ). 【0041】
低減されたスプリアスを有する第2クロック信号は、第1クロック信号に基づいて、例えば集積回路上に実装された整数NのPLLによって生成され得る(ブロック914)。
The PLL may be operated with a closed-loop bandwidth that may be lower than a closed-loop bandwidth of the fractional-N frequency synthesizer, e.g., by a factor of at least two, in order to heavily attenuate the spurs in the first clock signal.
PLLは、第1クロック信号のスプリアスを十分に減衰させるために、フラクショナルNの周波数シンセサイザの閉ループバンド幅よりも、例えば少なくとも2の因数だけ小さい閉ループバンド幅で動作し得る。
An analog baseband signal may be digitized based on the second clock signal to obtain digital samples (block 916 ).
アナログベースバンド信号は、デジタルサンプルを得るため、第2クロック信号に基づいてデジタル化され得る(ブロック916)。
US9093955
[0072] In the event of interleaving errors due to mismatch, hardware adjustments can be made for mixing clock amplitude and phase.
【0088】
不一致によるインターリーブ・エラーの場合に、クロック振幅及び位相を混合するために、ハードウェア調整を行える。
The adjustments can then be calibrated to minimize interleave mismatch spurs.
この調整を校正して、インターリーブ不一致のスプリアスを最小にできる。
Alternatively, or in addition to the above approach, hardware mismatches can be characterized, and a linear, time-varying correction filter can be used to cancel the interleave spurs.
代替として、又は、上述のアプローチに追加して、ハードウェア不一致を特徴付け、時間的可変補正フィルタを用いて、インターリーブ・スプリアスをキャンセルできる。
US2017269149
[0058] FIG. 6C illustrates a third chart 630 showing DUT pin voltage signals for each of the first and second output current signals 611 and 621 .
【0049】
図6Cは、第1および第2の出力電流信号611および621のそれぞれに対するDUTピン電圧信号を示す第3のチャート630を示す。
That is, the third chart 630 shows expected DUT pin voltage signals that can result in response to receiving the first and second output current signals 611 and 621 at the output element 102 , such as with buffering provided by the class AB driver circuit 110 .
すなわち、第3のチャート630は、クラスAB駆動回路110によって提供されるバッファリングのような、出力素子102における第1および第2の出力電流信号611および621の受信に応答をもたらし得る予想されるDUTピン電圧を示す。
In the example of FIG. 6C, a first DUT pin voltage signal 631 corresponds to the first output current signal 611 .
図6Cの例では、第1のDUTピン電圧信号631は、第1の出力電流信号611に対応する。
The first DUT pin voltage signal 631 includes spurious and non-linear components that can adversely impact test conditions and DUT responses.
第1のDUTピン電圧信号631は、試験条件およびDUT応答に悪影響を与える可能性があるスプリアスおよび非線形成分を含む。