ＡＶＲのロジアナ

相変わらず、ＡＶＲのロジアナ作りを進めています。

疎通確認の前に、そもそもいくつか直さないとならない部分
について認識済みだったので、今日、そこを直してました。

一点目は、処理のタイミング上、ＳＲＡＭの0番地に2度書き
しているという点。もう一点は、アドレス設定から／ＷＥ
ストローブまでのタイミングに１５０ｎｓしかないという
こと。（１７８ｎｓが必要）

この２点を直してから改めて疎通をやり直してみたら、
どうやら最後の１バイトが全然更新されていないことが
判明…

タイミングの問題なんだろうなぁ…もう一度、ソース
プログラムをじっくり見直そう…

たいしたプログラムじゃないんだけど、タイミングだけは
シビアだからなぁ…