以前、CDPのDecorder部分のクロック16.9344MHzを低ジッターのクロックモジュールから別供給したところ、音が劇的に良くなったので、気をよくして、今度は、その次の段のサンプルレートコンバータ(SRC)部のクロックも同様に、別のクロックモジュールから供給する様な改造に挑戦した。
このSRCはBurrbrownのSRC4192である。このSRCで24bit/192kHzにアップサンプリングしている。
CDから読み取ったDataからの流れは多分こうである。
SAA7327 → SRC4192(Up sampling) → PCM1792 → I/V → DLPF
SAA6327のクロックは16.9344MHz --- これは前回換装済み。
SRC4192のクロックは49.152MHz。このクロックをPCM1792にも使っている。
このIC周辺のClockの流れは以下。(自分で配線を辿って展開した)
オシロスコープで見ると、この回路の周りは、やたらと高周波ノイズが多い。やはり49.152MHzは周波数的にも結構高い。このノイズを抑えるだけでも、効果はあるかも知れない。
今回は、74HC04に入力されているClockをLow jitter clock moduleに変更、換装。
換装前後でオシロのEnvelope Mode(残念ながらジッターを図れる測定器は持っていない)で波形を比較して見たが、波形自体はさほど変わらない。少し綺麗になったかな?程度である。49.152MHzになると、波形に高調波ノイズが乗る。
ついでに、この74HC04/125のICの電源根元にOSコン68uFを追加して様子を見ることに。
あと、気になる点は、SRC4192の入力はトレラント機能が無いにもかかわらず、5Vp-pが入力されている事。しかし、トレラント機能のあるバッファ等が手元に無い。前回、16.9344MHzの時に使用したバッファを兼用しようとしたが、多分、グランドループのマッチングが取れないため、良くないだろう。 今までずっと使っていて特に問題も起きていないようなので一応そのままにした。
さてさて、肝心の音はどう変化したか？
前回、16.9344MHzのクロックを変えたほどの効果は無い。ちょっと精細度が良くなったかな？程度である。低音が減ったような気もする。(1週間エージングした後も同じ)。期待した割りにはちょっと残念。
改造後のCDP内部は、こんな感じである。
今回、ついでにこの74HC04と125のロジック部の電源を別供給として見た。AC8Vから作っている。
ちなみに、２つのCLock Moduleとも同様にAC8Vからブリッジ整流と3端子レギュレータで作っている。
右上が49.152MHz、左下が16.9344MHz。
回路図。16.9344MHzのクロックは、SAA7327の出力ではなく、元のクロックモジュールからバッファで分岐して直接取った。
・・・・・・・・。
ところで、クロックの改造をしていて、もう一度、冷静になって、このクロックのジッターと音への影響について考える事にした。
DAC等でクロックについて、白熱の議論がされている記事を見ると、やはり周波数精度より、このジッターが影響すると書いてある。周波数精度は長期による変動なので、音質にはあまり影響しないことはわかる。
でも、ジッターが本当に影響するのだろうか？
CDのディスクにピットとして書き込まれているのは、時間軸(音の高低)=44.1KHz、ダイナミックス(音の大きさ)=16bitの0/1のデジタルデータである。これを同期させてリアルタイムに読み取ってくるのである。
ここで、データのロスが出ると、前後のデータで補完する。
仮に、1bitのデータロスが出たところで、人間の耳に判るだろうか？
が、このロスが上位ビットか下位ビットかにも寄る。上位ビットなら大きな違いが出るかも知れない。
これは読み取りの話である。
読み取ったデータを如何に処理するかが、次のジッターの影響を受ける？
例えば、16.9344MHzであれば、384fsで処理するので、このシステムクロックがジッターによって変化した場合、実際の44.1KHzにどの様に影響すのか疑問である。
そこで、こう考えた。周波数の高い音の場合、1秒間にサンプリング出来る回数が少ない。例えば、10KHzなら一秒間に4.4回、20KHzなら2回くらい。それに比べ、低音ならば、サンプリング回数が多い。だからジッターでクロックが揺らいでしまうと、高音の微妙な変化が捕らえ難いのではないか？だから、音の余韻に影響するのでは？クロックを変えたら余韻がよく聞こえてなま生しいといわれる。また、高音の小さい音や短い音もしかりであろう。
そして、その後のSRCでは、またデータを処理する。ここでは最初の取り込みとは切り離されて、また別のクロックで同期を取ることになる。ここでは、PCM1792と同じクロックを使うので問題とならないのでは？
PCM1792のスペックにはシステムクロックの位相の多少のシフト、ずれは、問題ないと書いてある。確かにそのクロック周期の中に必要なData bitが納まっていれば良いのである。
色々と疑問が沸いてくる。
確かに、よくサイン波とサンプリング周期の関係を載せて、ジッターが生じると小さい音が拾えなくなると書かれているが、これは、元の音をサンプリングするときの問題であって、再生の時とは状況が違うのではないかと思ったりする。
もうひとつの要因としては、ジッターやノイズがDAC以降のアナログ部分に影響するのではないだろうかとも考えられる。
そうだとすると、グランドループのノイズの重要である。だから、グランドアイソレータの話が出てくるのである。
う～ん、奥が深い。色々と考えると頭が痛くなる。
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